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电 子 测 量 技 术 第 34卷 第 8期 ELECTRONIC MEASUREMENT TDCHN0LOGY 2011年 8月 基于 FPGA的DDRSDRAM 控制器设计与实现 高群福 陈 星 程 越 (北京航空航天大学电子信息工程学院 北京 100191) 摘 要：在高速数据采集系统中，高速大容量数据缓存成为 1项关键技术。DDRSDRAM凭借其大容量、高数据传输 速率和低成本优势，正在越来越多的被应用于高速数据采集系统中。采用Altera公司的CycloneIII系列 FPGA和 MT46V16M16DDRSDRAM芯片作为硬件平台，完成了DDRSDRAM控制器的设计 ，使用 SignalTap工具，完成了 对控制器硬件测试与验证。 关键词：DDRSDRAM；FPGA；控制器 ；状态机；FIFO；数据通路 中图分类号：TP33 文献标识码 ：A DesignandimplementationofDDR SDRAM controllerbasedonFPGA GaoQunfu ChenXing ChengYue (SchoolofElectronicandInformationEngineering，BeihangUniversity，Beijing100191) Abstract：Inhigh-speeddataacquisitionsystems，high-speedandlarge-capacitydatacacheisbecomingakeytechnology． DDR SDRAM ，withitslargecapacity，high datatransferrateandlow cost，areincreasinglybeingused in high-speed dataacquisitionsystem．Altera’SCycloneIIIFPGA andMT46V16M 16DDR SDRAM chipsasthehardwareplatform， completethedesignofDDR SDRAM controller，usingsignaltaptooltestingandverifyingtheDDR SDRAM controller onthehardwareplatform． Keywords：DDR SDRAM ；FPGA；controller；statemachine；FIFO；datapath 时，时序要求 比较严格 。进行写操作时，在给 出写命令后 ， O 引 言 必须在给定的延迟时间内，将数据送到 DQ数据总线上 ，同 双倍速率同步动态随机存储器(DDRSDRAM)能够在 时要求 I)Qs与DQ数据总线中间对齐，而且后续数据需要 每个时钟周期的上升沿和下降沿进行数据传输，可以在相 在每个时钟周期的上升沿和下降沿给出，这就要求在控制 同时钟频率条件下，获得比SDRAM更高的数据传输性能， 器发出写命令之前，写数据已经准备就绪。读操作时，控制 同时，DDRSDRAM凭借其大容量和低成本优势，正在被 器发出读命令后，I)Q数据总线会在每个时钟周期的上升 广泛的应用于高速数据采集系统中_】]。 沿和下降沿给出数据 ，控制器捕获到读数据后 ，需要进行缓 本文以Altera公司的CycloneIII系列的EP3C40F780 存 。因此在控制器设计 中，前端数据缓存 FIFO设计是 1 FPGA 芯片和 Mireon公司 的MT46V16M16(一6