电子技术（第一版）第七章时序逻辑电路.pptVIP

时序逻辑电路 如果在设定的抢答时间内无人抢答，则74LS192将计数至零，并从 输出端输出一个低电平“计时停”信号。该信号同时完成三项任务：一是经G3门输出锁定74LS148，使选手不能超时抢答；二是关闭与门G6，切断秒信号，使倒计时计数器停止计数；三是经G1门输出向声音提示模块送入“计时停”信号，以不同的声音提示选手和主持人，规定的抢答时间已过。 当主持人将控制开关S8拨到“复位”后，电路复位，整个电路重新进入禁止状态，等待下一个“开始”信号。完整电路如图7-52所示。 本抢答器电路中的“秒信号发生器”未画出实际电路，在应用中可以引用“数字电子钟”电路中的“秒信号发生电路”；如果对定时的准确性要求不高，也可以用555电路做成一个输出频率为1Hz的多谐振荡器代替。 时序逻辑电路 图 7-52声光显示定时抢答器 时序逻辑电路 技能训练 图7-53 序列信号发生器仿真电路 时序逻辑电路 图7-54 逻辑分析仪显示波形 时序逻辑电路 图7-55 顺序脉冲发生器仿真电路 时序逻辑电路 输 入 输 出 工作模式 清零 控制 串行输入 时钟 并行输入 S1 S0 DSL DSR CP D0 D1 D2 D3 Q0 Q1 Q2 Q3 0 × × × × × × × × × 0 0 0 0 异步清零 1 0 0 × × × × × × × 保持 1 1 0 1 0 1 × 1 × 0 ↑ ↑ × × × × × × × × 1 0 右移，DSR为串行输入，Q3为串行输出 1 1 1 0 1 0 × 0 × ↑ ↑ × × × × × × × × 1 0 左移，DSL为串行输入，Q0为串行输出 1 1 1 × × ↑ D0 D1 D2 D3 D0 D1 D2 D3 并行置数 表7-19 74194逻辑功能 时序逻辑电路 当S1S0=11时,在CP的上升沿作用下，实现置数操作： D0→Q0，D1→Q1，D2→Q2，D3→Q3。 由上分析可见，该芯片具有左移、右移、并行输入、保持、清除等功能。 另外，集成中规模移位寄存器品种很多，从结构上分有TTL与CMOS，从位数上分有四位、八位、十六位等，另外还有单向双向之分。 时序逻辑电路 7.3.3.2 集成移位寄存器的应用 移位寄存器除具有数码寄存和将数码移位的功能外，还可以构成各种计数器和分频器。将移位寄存器的输出通过一定的方式反馈到串行输入端，便构成了移位寄存器型的计数器（移位寄存器型顺序脉冲发生器）。 （1）环形计数器 若将移位寄存器的串行输出端反馈至移位寄存器的串行输入端(将右移串行输出端Q3接至串行输入端D0)，就构成环形计数器。图7-42所示为四位右移寄存器构成的环形计数器。 时序逻辑电路 工作前，将初态预置为0001，利用对时序电路的分析方法，可得其时序图图7-43和状态表(表7-20)。用集成74194组成的环形计数器如图7-44。 图7-42 环形计数器 时序逻辑电路 图7-43 环形计数器时序图 CP Q3 Q2 Q1 Q0 0 1 2 3 4 0 0 0 1 0 0 1 0 0 1 0 0 1 0 0 0 0 0 0 1 表7-20 环形计数器状态表 时序逻辑电路 （a）逻辑图 （b）状态图 图7-44 用74194构成的环形计数器 时序逻辑电路 由状态图可得，该电路在CP脉冲控制下，可循环移位一个1；由时序图可知，当连续输入CP时，各个触发器的Q端，将轮流出现矩形脉冲，因而可完成顺序脉冲发生器的功能。且状态为1的输出端的序号即代表收到的计数脉冲的个数，通常不需要任何译码电路。 同理，将初态预置为0111，也可用该电路实现循环移位一个0。 时序逻辑电路 环形计数器功能特点： ①每经四个时钟脉冲，电路状态循环一周，因此相当于一个 M=n=4的四进制计数器；各触发器的输出信号频率均为CP脉冲频率的四分之一，组成四分频电路。 ②若构成移位寄存器的触发器个数为n（大于1的正整数），则环形计数器的模数M=n。状态利用率低。 ③若环形计数器的初态均为“0”或“1”，电路进入死循环。因此环形计数器无自启动能力。常需要在其工作前合理预置初态。 时序逻辑电路