数字电路测试方法研究.pdfVIP

2009年 12月 大 众 商 务 No．12，2009 (总第 108期) PopularBusiness (Cumulatively，NO．108) 数字电路测试方法研究 张存博 (西北民族大学电气工程学院，甘肃兰州 730000) 【摘 要 】随着数字电路集成度和复杂度的提高，越来越多的数字电路设计采用基于IP核的设计方法，必须采用DFT技术才能解决系统芯片的 测试问题。扫描技术和边界扫描技术是 目前可测试性设计的主流技术 ，可分别用来解决芯片内部与芯片之间的可测试性问题。 【关键词】DFT；功能点测试；边界扫描 中图分类号 ：TMI3 文献标识码 ：A 文章编号 ：1009—8283(2009)12—0287一Oi 1DFT的概念 电路 内难于测试的节点引出，作为测试点，如果测试点直接用作系统的 通常来说 ，～个合格的芯片一般要经过两次测试。一次是所谓的晶 原始输入，则可以提高该电路节点的可控性，如果测试点用作系统的原 圆片测试，就是将制造好的晶圆片进行严格的测试然后进行划分、封装， 始输出．则可以提高电路的可观察性。 实际上只有那些通过测试的裸片才会进行封装，而未通过测试的裸片则 3．2扫描测试 直接淘汰 ；另一次测试为产品测试 (Productiontest)，就是通过晶片测试 结构化DFT技术对电路结构进行总体上的考虑 ，只增加了用于测 和封装的芯片仍然需要进一步测试 以确认没有封装引起的故障才能成 试的内部逻辑电路，就可以访问芯片内部电路节点，按照一定的DFI规 为真正的产品。无论对于哪一次封装 ，将设计和测试分开的传统做法都 则进行被测电路设计 ，具有通用性好和自动化程度高的特点。 是无法实现的。因此，必须在产品的开发阶段就考虑可测试性问题，这 扫描技术是指通过将 电路中任一节点的状态移进或移出来进行测 就是所谓的DFT问题 。 试定位的手段，其特点是测试数据的串行化。通过将系统内的寄存器等 DFT也称为可测试性设计 ，可测试性设计技术对于保证ASIC产品 时序元件重新设计，使其具有可扫描性 ，测试数据从芯片端 口经移位寄 质量 ．降低测试成本，缩短产品上市时间，都具有十分重要的意义。…可 存器等组成的数据通路串行移动，并在数据输出端对数据进行分析，以 测试性设计是一个很广阔的领域，术语很多，某些术语甚至还没有确切 此来提高电路内部节点的可控制性和可观察性，达到测试芯片内部节点 的定义或者没有统一的定义。搞清这些基本概念 ，有助于正确理解该领 的目的。扫描技术分为全扫描技术 、部分扫描技术和边界扫描技术。 域 中的相关问题 。 3．3边缘扫描测试技术 2DF下对性能和成 品率的影响 20世纪80年代，一个来 自欧洲 的由测试工程师组成的小组 ，即 不管何种DFT技术，都或多或少地会对芯片的性能产生影响，比如 JETAG，开发了一种适用于板级和芯片级功能测试 的方法。后来，北美 边界扫描要在每一个输入输出端 口处插入边界扫描寄存器 (BSC)．至少 的工程师也加入了该工作组，则改名为JTAG。该方法是在器件的周围 在正常工作的时候信号要多通过一个多路开关，这就带来 了额外的延 加上移位寄存器，称之为边缘扫描。该方法是在器件的周围加上移位寄 时，降低了芯片的性能。随着工艺发展到深亚微米时代，连线延时已经 存器 ，称之为边缘扫描。该小组负责指定边缘扫描的国际标准，也就是 取代了门延时在芯片总时延中的位置 ；同时时钟频率越来越高 ，单个连 IEEEStdl149．1a。边缘扫描体系机构中的基本部件就是边缘扫描单元。 线的延时在