第8章 设计综合与行为仿真课件.pptVIP

设计综合和行为仿真 何宾 2008.09 第8章 设计综合和行为仿真-本章概要 本章详细介绍了设计综合和行为仿真的流程和方法。 在设计综合部分，介绍了综合的概念、综合属性配置方法 和综合实现，以及RTL原理图查看。在行为仿真部分，介 绍了测试向量的生成、行为仿真工具、基于Modelsim软件 的行为仿真和基于ISE仿真器的行为仿真的实现，同时还 介绍了使用波形和VHDL语言建立测试向量的方法。 第8章 设计综合和行为仿真-行为综合 在集成电路设计领域，综合是指设计人员使用高级 设计语言对系统逻辑功能的描述，在一个包含众多结构、 功能、性能均已知的逻辑元件的逻辑单元库的支持下，将 其转换成使用这些基本的逻辑单元组成的逻辑网络结构实 现。这个过程一方面是在保证系统逻辑功能的情况下进行 高级设计语言到逻辑网表的转换，另一方面是根据约束条 件对逻辑网表进行时序和面积的优化。 第8章 设计综合和行为仿真-行为综合 行为级综合可以自动将系统直接从行为级描述综合为寄 存器传输级描述。 行为级综合的输入为系统的行为级描述，输出为寄存 器传输级描述的数据通路。 行为级综合工具可以让设计者从更加接近系统概念模 型的角度来设计系统。同时，行为级综合工具能让设计者 对于最终设计电路的面积、性能、功耗以及可测性进行很 方便地优化。 行为级综合所需要完成的任务从广义上来说可以分为分 配、调度以及绑定。 第8章 设计综合和行为仿真-行为综合 分配包括决定系统实现所需要的各个功能组件的个数以 及种类。这些组件以及资源来自采用寄存器传输级描述的 元件库，包括诸如运算逻辑单元、加法器、乘法器和多路 复用器等。分配同时也决定了系统中总线的数量、宽度、 以及类型。 第8章 设计综合和行为仿真-行为综合 调度为行为级描述中的每个操作指派时间间隙，这也成 为控制执行步骤。数据流从一级寄存器流向下一级寄存器 并按调度所指定的执行步骤在功能单元上执行。每一个执 行步骤的时间长度通常为一个时钟周期，并且在这一个执 行步骤中的操作被绑定到特定寄存器传输级描述的组件上。 上述这些操作都完成后，系统所完成的功能被分配到各个 功能单元模块，变量被存储在各个存储单元，并且不同功 能单元之间的互连关系也建立起来了。 在实际的PLD设计流程中，逻辑综合将使用硬件逻辑 描述语言如Verilog、VHDL等描述的寄存器传输级（RTL） 描述，转换成使用逻辑单元库中基本逻辑单元描述的门级 网表电路。 第8章 设计综合和行为仿真-基于XST的综合 当所有的设计完成，并且进行完语法检查后，就可以使 用Xilinx的XST工具或Synplify工具进行综合了，综合工具 使用HDL代码，然后生成支持的网表格式EDIF或NGC， 然后Xilinx的实现工具将使用这些网表文件完成随后的处 理过程。 综合工具在对设计的综合过程中，主要执行以下三个 步骤： 1、语法检查过程，检查设计文件语法是否有错误； 2、编译过程，翻译和优化HDL代码，将其转换为综合 工具可以识别的元件序列； 3、映射过程，将这些可识别的元件序列转换为可识别 的目标技术的基本元件； 第8章 设计综合和行为仿真-基于XST的综合 在ISE的主界面的处理子窗口的synthesis的工具可以完 成下面的任务：查看综合报告(view Synthesis Report)、查 看RTL原理图（View RTL schematic）、查看技术原理图 （View Technology Schematic）、检查语法（Check Syntax） 和产生综合后仿真模型（Generate Post-Synthesis Simulation Model）。 第8章 设计综合和行为仿真--约束及设计综合的实现 XST支持用户约束文件格式（UCF，User Constraint File），该文件主要是用于综合和时序的约束。这种文件 格式叫Xilinx的约束文件(XCF,Xilinx Constraint File)。下面 介绍该设计中所用到的用户文件的生成和插入设计的步骤： 1、在ISE主界面，选择Project-Add source，选择 stopwatch.xcf文件，并打开； 2、stopwatch.xcf文件作为用户文档添加到用户的设计 文件中； 3、打开该文件，下面是对于该设计的约束描述： NET CLK TNM_NET = CLK_GROUP; 第8章 设计综合和行为仿真--约束及设计综合的实现 TIME