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宁波理工学院 毕业论文（设计）开题报告 （含文献综述、外文翻译）  题 目 基于CPLD的计算机并口通信系统设计 姓 名 某某某 学 号 ********** 专业班级 08通信工程2班 指导教师 某某某 学 院 信息科学与工程学院 开题日期 2012年03月15日 文献综述 基于CPLD的计算机并口通信系统 目前，在实验室和工业应用的各种控制系统中，串口是常用的计算机与外部控制系统之间的数据传输通道。由于串行通信方便易行，所以应用广泛。但是使用串行通信，在实时性、速度、数据量等方面受到限制。而计算机的并行端口传输数据时是一次性传送8个位（一个字节）或更多，由于传输量较大，因此数据的传输速度要比串口快，在许多必须讲究传输速度的控制系统里，用PC并行端口与之连接就是一个很好的解决方案。 　　本文介绍通过PC并行端口传输数据，在传输应用中作为数字I/O口的应用。诸如调制解调系统中，待调信号可以通过计算机并行端口发送到相应的外设中 ，最终传输到调制解调芯片上，来完成与外设之间的高速通信过程。 大多数PC机配有SPP并口SPP标准并行口有4位、8位半8位4位口一次只能输入4位数据，但可以输出8位数据；8位口可以一次输入和输出8位数据；半8位也可以。PS/2简单双向并行口引入双向数据端口，这种双向数据端口容许外设每次向PC机发送8位信息。PS/2型并口是指所有具有双向数据端口，但不支持后面介绍的EPP或ECP模式的并行接口。ECP口扩展并行口是双向数据端口，并能以ISA总线速度传送数据。ECP有缓冲区，支持命令周期、数据周期和多个逻辑设备寻址，在多任务环境下可以使用DMA（直接存储器访问）。EPP增强并行口允许8位双向数据传送，它可以在大约1ms的时间内完成包括握手联络在内的一个字节的数据传送；而SPP或SP/2接口则需要大约4ms才能完成同样的工作。因此可以连接各种非打印机设备，如扫描仪、LAN适配器、磁盘驱动器和CDROM 驱动器等。EPP[1]。因此我们使用EPP模式。 EPP引脚定义如表 0.1所示。 表 0.1 EPP引脚接口定义 对应并口引脚 EPP信号 方向 说明 1 nWrite 输出 指示主机是向外设写（低电平）还是从外设读（高电平） 2~9 Data0~7 输入/输出 双向数据总线 10 Interrupt 输入 下降沿向主机申请中断 11 nWait 输入 低电平表示外设准备好传输数据，高电平表示数据传输完成 12 Spare 输入 空余线 13 Spare 输入 空余线 14 nDStrb 输出 数据选通信号，低电平有效 15 Spare 输入 空余线 16 Ninit 输出 初始化信号，低电平有效 17 nAStrb 输出 地址数据选通信号，低电平有效 18~25 Ground GND 地线 1.1.5 EPP的时序 EPP协议中使用了14个信号进行数据传输、应答和选通，如图 0.1所示。 图 0.1 EPP并口定义 EPP协议中定义了四种数据传输模式：①数据写周期②数据读周期；③地址写周期；④地址读周期。数据读写周期向外设传输数据或从外设接收数据。地址周期交换设备地址、控制信息等。地址读写周期与数据读写周期的主要区别是数据读写周期可做 32bit与 16bit的 I/0读写，而地址读写周期只能够做 8bit的I/0读写(主要因为它没有辅助的端口)。如果只进行 8bit的 I/0读写 ，则在实际操作上，两者可以说没有区别。几乎可把地址周期看作另外一种数据周期。EPP并口的数据读周期时序如图 0.2所示[3]。 图 0.2 EPP并口数据读周期时序 1.1.6 EPP增强并口寄存器 1.2 PC并口通信VC实现方案 1.2.1 数据写出 1.2.2 数据读取 结束语 参考文献 张晨燕，吕淑琴．并行口(EPP)设计原理[J]．石家庄经济学院学报 ，2000，第23卷，第6期，47-50． 侯整风，胡军．VC++实现计算机并口的直接输入/输出[J]．淮南工业学院学报，2002，第22卷，第2期，33-37． 徐晓东，刘江虹．并口EPP模式下的双机高速互连[J]．电子电气研究，2003，第34卷，第5期，560-563． 王风云，梁兴忠． EPP协议下高速数字I/O设计及应用[J]．