EDA实验课讲稿.doc

EDA实验讲稿 实验一 用原理图法设计一位全加器 1、实验目的 （1）熟悉Maxplus的原理图输入操作使用； （2）学会EDA基本设计流程操作； （3）学会用Maxplus做逻辑仿真。 2、实验内容 （1）原理图输入操作 （2）流程操作 3、实验要求 （1）能用Maxplus做原理图输入； （2）用Maxplus做逻辑仿真。 实验步骤 步骤1：为本项工程设计建立文件夹 步骤2： 输入设计项目原理图 步骤3：存盘，注意原理图的取名且后缀是.gdf 步骤4：将设计项目设置成Project 步骤5：选择目标器件（注意；实验的时候选择的目标器件必须与你要用的实验器件的型号相同） 步骤6：启动编译，对工程文件进行编译，综合和适配等操作。 步骤7：建立仿真波形文件 步骤9：运行完成时序仿真之后，然后打开引脚查看，查看引脚的序号，然后与目标器件上标的序号核对一致，用导线连接。 步骤10：编程下载/配置，连接好实验箱上的连线。然后用下载线（我们的实验用线是ByteBlaster（MV））连接PC机上的串行接口。连接实验箱电源。就可以下载了 步骤11：硬件测试，利用实验箱上给出的各种器件进行测试； 课后思考题； 用原理图输入法设计8位全加器。一个8位全加器可以由8个1位全加器构成，加法器之间的进位可以串行方式实现，即将低位加法器的进位输出COUT与相邻的高位加法器的最低进位输入信号CIN相接。 实验二 用VHDL语言设计一位全加器 1、实验目的 （1）熟悉Maxplus的VHDL语言输入操作使用； （2）学会EDAVHDL语言基本设计流程操作； （3）学会用Maxplus做逻辑仿真。 2、实验内容 （1）VHDL语言输入操作 （2）EDA设计流程操作 3、实验要求 （1）能根据要求正确编制程序； （2）能正确输入程序并进行操作； （3）能及时检查程序错误，且会修改； 实验步骤 步骤1：建立自己的工作库文件夹； 文件夹的建立有利于形成自己的工作库，为以后的实验设计提供很多的方便。因此，建立工作库文件夹是非常重要的一步； 例如我在E盘建立自己的文件夹，右键新建文件夹，命名即可；如下图所示； （注意：在自己的工作库里做一位全加器时，由于我们用到了例化语句，因此在我们的工作库里必须有我们调用到的或门和半加器；） 步骤2：输入设计项目VHDL代码； 启动MAX+PLUS；点击File-New，选择文本输入选项；然后在调出的空白页 中键入设计项目的VHDL代码； 详细如下图； 步骤3：存盘；注意文本的取名必须与VHDL程序语句的实体名相同；否则会在编译过程中提示错误； 步骤4：将设计项目设置成Project；详细步骤如下图； 步骤5：选择目标器件；（在实验中，我们选择的器件必须和我们的实验箱中的目标器件型号相同；） 步骤6：启动编译； 步骤7：建立仿真波形文件； 步骤8：仿真测试和波形分析； 在此步骤中，需要输入信号节点，设置波形参量，并为输入信号加上激励电平并存盘； 步骤9：打开Floorplan editer查看引脚锁定情况，并与目标器件的引脚编号对应连接好导线；（详细看实验一） 步骤10：编程下载并配置；（步骤与实验一相同） 步骤11；硬件测试； 若目标器件是EPF10K10LC84-4，用键1（PIO0，引脚号为42）控制ain，用键2（PIO1，引脚为2）控制bin，用键3（PIO2，引脚号为44）控制cin，输出信号sum和cout分别接发光管，通过短接帽选择频率信号。即可进行硬件测试。 课后思考题： 以1位二进制加法器为基本元件，用例化语句写出8位并行二进制加法器的顶层文件，并讨论此加法器的电路特性。 实验三 用VHDL语言设计八位全加器 1、实验目的 （1）进一步熟悉VHDL语言基本语句和组合电路的设计； （2）了解时序控制电路的实际使用； （3）学会使用VHDL语言设计全加器； 2、实验内容 （1）对涉及进行编辑、编译、综合、适配、仿真； （2）给出所有信号的时序仿真波形； （3）引脚锁定和硬件下载测试； （4）分析工作原理和语句功能； 3、实验要求： （1）能根据设计要求正确写出VHDL程序； （2）能正确分配I/O引脚 （3）能正确地仿真 （4）能下载硬件测试； 4．实验原理： 本实验的原理是根据1位全加器设计一个8位全加器。 本实验所用程序如下： 5．实验步骤： 根据前两节我们学过的步骤，在MAX-PLUS上对以上程序进行编辑，编译，综合，适配，仿真。说明例中各语句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。 引脚锁定以及硬件下载测试。我们有两种方式来对我们的目标器件进行锁