基于Quartus II的CPLD的数字系统设计与实现 教学课件 作者 王忠林 1_第5章 组合逻辑电路应用.pptxVIP

37582Z5 主编第5章　组合逻辑电路应用5.1　组合逻辑电路的设计与测试方法5.2　加法器应用5.3　比较器应用5.4　编码器应用5.5　译码器应用5.6　数据选择器应用5.7竞争冒险5.1.1　组合逻辑电路的一般设计方法1.分析设计任务2.写出逻辑函数表达式3.选定器件的类型4.将逻辑函数进行化简或变换5.画出逻辑电路图5.1.2　组合逻辑电路的测试方法1.组合逻辑电路的静态测试2.组合逻辑电路的动态测试3.译码显示电路测试5.2　加法器应用1.代码转换功能要求2.设计原理分析3.设计要求4.硬件环境5.建立工程电路6.编译仿真7.硬件实现5.3　比较器应用1.密码锁原理2.设计要求3. 硬件环境4. 建立工程电路5. 编译仿真6.硬件实现5.4.1　16线、4线优先编码器1.编码器级联的原理2.设计要求3. 硬件环境4. 建立工程电路5. 编译仿真6.硬件实现5.4.1　医院呼叫灯的控制电路1.呼叫灯功能要求2.设计原理分析 3.设计要求4.硬件环境5.建立工程电路6.编译仿真7.硬件实现5.5.1　4线、16线二进制译码器1.译码器级联的原理2.设计要求3. 硬件环境4. 建立工程电路5. 编译仿真6.硬件实现5.5.2　设计一个编码信号显示电路1.设计原理分析2.设计要求3. 硬件环境4. 建立工程电路5. 编译仿真6.硬件实现7.问题分析5.6　数据选择器应用1.数据选择器实现逻辑函数原理2.设计要求3. 硬件环境4. 建立工程电路5. 编译仿真6.硬件实现7.问题分析5.7　竞争冒险信号在器件内部通过连线及逻辑单元时，都会有一定的延时。5.7.1　险象的判断1.代数法2.卡诺图法1.代数法代数法是根据逻辑电路的结构来判断是否具有产生静态逻辑冒险的条件。2.卡诺图法用卡诺图检查电路是否有可能产生险象比代数法更为直观和方便。具体方法是，首先画出函数的卡诺图，并画出函数表达式中各项所对应的圈。5.7.1　险象的解决方法1.增加冗余项2.选通法1.增加冗余项当卡诺图中有两个圈相切时，可能会产生冒险。2.选通法在电路中增加选通脉冲来避免险象的发生，选通脉冲的极性和加入的位置应根据具体结构而定。