EDA技术与应用 教学课件 作者 陈海宴 第3章 Quartus II 开发软件应用.pptVIP

3.6.2 AS模式 AS（Active Serial Programming）模式，将逻辑下载到配置芯片（如EPC1、EPC4、EPC16等），下载速度相对较慢，但掉电不易失。下载后逻辑被固化在芯片中，下载文件为.pof文件。 3.7 实例：3-8线译码器设计与仿真 3.7.1 实例简介 3.7.2 实例目的 （1）熟练应用QuartusII创建工程及源文件设计输入； （2）理解并掌握QuartusII约束输入； （3）理解并掌握QuartusII综合及仿真； （4）熟悉FPGA下载配置及板级调试。 3.7.3 实例内容 1、创建工程 创建一个名为“dec”的工程，具体步骤参加本书3.3.1节内容。在此工程下采用文本设计输入方式，新建一个Verilog HDL文件，然后就可以在如图3.7.1编程界面输入源代码。 保存.v文件，弹出如图3.7.2对话框，选择保存路径及文件名。 2、约束条件 在“Assignments”菜单下选择“Device” 。 然后在“Assignments”菜单下选择“Pin”，进入如图3.7.3引脚分配界面。在“Node Name”一栏输入各个端口名，选择输入输出类型，在“Location”一栏为各个端口分配合适的引脚。 3、工程编译 最后点击“Processing”菜单下的“Start Compilation”进行一次全编译，如果编译成功后会弹出如图3.7.4的编译报告。 在 Tool 菜单下的Netlist选项中分别选择RTL Viewer 、 Technology Map Viewer 和 State Machine Viewer 查看，如图3.7.5，3.7.6所示。 4、仿真验证 在图3.7.7对话框，依次输入in和out两个端口信号，并作如图3.7.7设置： 然后在in信号中选取最小信号周期（本例中为10.0ns），双击该段，弹出如图3.7.8对话框，依次在每一段分别输入“000，001，010，011，100，101，110，111”八段信号值，完成输入信号的添加。而输出信号不必做任何设置，保持未知状态，如图3.7.9所示： 最后，同样将此.vwf文件保存在工程目录下，再利用“Simulator Tools”生成相关网表，并进行仿真。具体操作参加本章3.5.2节内容。 本例得到仿真输出波形图如图3.7.10所示： 5、板级调试 首先可以将之前引脚分配中三个输入端引脚分别连接三个拨码开关，以高低电平来输入1和0信号。八个输出端分别连接八个LED灯来显示输出结果。 3.8 本章小结 本章介绍了集成开发软件Quartus II的设计流程、软件安装过程和软件的使用。Quartus II支持可编程逻辑器件开发的全过程。这个过程包括：创建工程、设计文件输入、约束输入、综合和仿真、下载配置等。并以3-8线译码器设计与仿真为例对Quartus II开发过程进行了演示。 3.9 习题 1、简述Quartus II软件设计流程？ 2、简述Quartus II软件安装和启动过程？ 3、以2-4 线译码器设计与仿真为例，建立Quartus II工程，编写和设计Verilog HDL源文件； 进行Quartus II约束输入设置；进行Quartus II综合及仿真；进行FPGA下载配置。 4、在Quartus II集成开发软件工作窗口，选择菜单Assignments-Setting…，可以打开Settings对话框。选择Analysis Synthesis选项，可以优化编译过程。分别在编译前，分别指定编译器以工作速度为优先选择、以占用尽可能少的器件资源为优先选择或者折中考虑工作速度和占用资源为选择，三种选择设置完成设计的编辑，比较不同的选择时对器件资源的占用情况。 在如图3.3.10的原理图输入界面中输入设计的原理图。 元器件添加完毕并连接，完成原理图设计并保存，如图3.3.12为半加器原理图： 3.3.4 文本输入设计方法在软件界面选择菜单“File”——“New”，弹出新建设计文件类型对话框，并在“Design Files”项下选择“Verilog HDL File”。 如建立了Verilog HDL文件，则可进入编程界面进行Verilog语言编程 在图3.3.14 编程界面下进行相关程序编写，完成后保存。如图3.3.15中为全加器的Verilog HDL编写 3.3.5 编译 选择“Processing”菜单下“Start Compilation”选项进行全编译。 3.4约束输入 3.4.1 器件选择 在“Assignment”菜单下选中“Device”选项，进入“Setting”界面。 器件型号选择完成后，点击“Device Pin Options…”选项，打开器件配置对