EDA技术与应用 教学课件 作者 陈海宴 第4章 Verilog HDL 基本语法.pptVIP

4.11.1 宏定义语句（`define、`undef） 宏定义语句`define指令用于文本替换，很像C语言中的#define 指令，它用一个指定的标识符来代替一个字符串。在编译之前，编译器先将程序中出现的标识符全部替换为它所表示的字符串，然后再进行编译。宏定义主要可以起到两个作用：一是用一个有意义的标识符取代程序中反复出现的含义不明显的字符型；二是用一个较短的标识符替代反复出现的较长的字符串。宏定义的一般形式为 `difine 标识符（宏名） 字符串 （宏内容） 例如： `define BUS_SIZE 32 //宏名为BUS_SIZE，宏内容为32 . . .? reg [ ` BUS_SIZE - 1:0 ] AddReg; // ` BUS_SIZE在编译前被替代为32 4.11.2 文件包含语句（`include） Verilgo HDL中的文件包含指令`include与Ｃ语言中的预编译指令#include类似，在编译时，将其他文件中的源程序完整地插入当前的文件中。这样做的结果也就相当于将其他文件中的源程序内容复制到当前文件中出现指令`include的地方。`include编译指令可以将一些全局通用的定义或任务包含进文件中，而不用为每个文件编写一段重复的代码。 文件包含语句`include的一般形式如下： `include 　“文件名” 4.11.3 时间尺度（`timescale） 时间尺度指令用来定义模块的仿真时间单位和时间精度，其使用格式如下： `timescale 仿真时间单位／时间精度 4.11.4 条件编译指令（`ifdef、`else、`endif） 一般情况下，Verilog HDL源程序中所有的语句都将参加编译。但是有时希望对其中的一部分内容只有在满足条件时才进行编译，也就是对一部分内容指定编译的条件，这就是“条件编译”。 条件编译命令格式: `ifdef 宏名 程序段1 `else 程序段2 `endif 【例4.10.4】 条件编译指令举例。 `ifdef WINDOWS parameter WORD_SIZE = 16 `else parameter WORD_SIZE = 32 `endif 4.12 本章小结 本章首先介绍了Verilog HDL语言，并通过1位比较器实例展示了Verilog模块的结构和特征。其次，介绍了Verilog HDL语言的模块的结构，包括模块的端口定义、I/O说明、内部信号声明和功能定义。最后，介绍了Verilog HDL语言的基本要素，包括常量、数据类型、运算符、过程语句、块语句、赋值语句、条件语句、循环语句、任务与函数等内容。 注意: 这些语句虽然在形式上和C语言很类似，语法等各方面比较容易理解，但要注意的是它们表示的不是一个直接的计算结果，而是逻辑电路硬件的行为，语句间细微的差别可能导致其对应的硬件有很大的变化。希望认真理解这些语句的本质，才能设计出符合要求的逻辑。 4.13 习题 模块由几部分组成，如何描述模块的端口？ 为什么端口要说明信号的位宽？ 最基本的Verilog变量有几种类型？ 比较reg型和wire型变量的区别？ 逻辑运算符与按位逻辑运算符有什么不同，它们各在什么场合使用？ 拼接符的作用是什么？拼接符表示的操作其物理意义是什么？ 阻塞和非阻塞赋值有什么不同？举例说明它们的不同点？ 在并行块中，如果有一条语句是无限循环，它下面的语句如何执行？ 使用条件语句设计一个四选一多路选择器。 10、使用while循环设计一个时钟信号发生器。其时钟信号的初值为0，周期为10个时间单位。 11、怎样理解initial语句只执行一次的概念？ 12、怎样理解由always语句引导的过程块是不断活动的？ 13、简单叙述任务与函数的相同点和不同点？ 14、设计一个2位十进制循环计数器，从00计数到99，然后再回到00。输入信号为clk和reset(低电平复位)，输出为out1和out0，位宽均为4，分别表示十进制数的高位和低位。 4.7.3 比较if… else嵌套与 case 语句 4.8 循环语句 Verilog HDL中有for 循环语句、forever循环语句、repeat 循环语句、while 循环语句4类循环语句，用来控制执行语句的执行次数。 4.8.1 for循环语句 Verilog HDL中for循环语句跟C语言中for循环语句的语法几乎一样，容易被学习过C语言的设计人员所接受。其格式如下： （1）for(循环变量赋初值; 循环终止条件; 更新循环变量) 循环执行语句； （2）for(循环变量赋初值; 循环终止条件; 更新循环变量) beg