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硬件描述语言VHDL 数字系统设计分为硬件设计和软件设计, 但是随着计算机技术、超大规模集成电路（CPLD、FPGA）的发展和硬件描述语言（HDL, Hardware Description Language）的出现，软、硬件设计之间的界限被打破，数字系统的硬件设计可以完全用软件来实现，只要掌握了HDL语言就可以设计出各种各样的数字逻辑电路。 老的硬件设计方法 老的硬件设计方法有如下几个特征： 采用自下而上的设计方法 使用该方法进行硬件设计是从选择具体元器件开始，并用这些元器件进行逻辑电路设计，从而完成系统的硬件设计，然后再将各功能模块连接起来，完成整个系统的硬件设计， 采用通用逻辑元器件 通常采用74系列和CMOS4000系列的产品进行设计 在系统硬件设计的后期进行调试和仿真 只有在部分或全部硬件电路连接完毕，才可以进行电路调试，一旦考虑不周到，系统设计存在较大缺陷，则要重新设计，使设计周期延长。 设计结果是一张电路图 当设计调试完毕后，形成电原理图，该图包括元器件型号和信号之间的互连关系等等。 老的硬件设计方法已经使用了几十年，是广大电子工程师熟悉和掌握的一种方法，但是现在这种方法老了，不仅方法老了，就连使用的元器件也老了。 使用HTL的硬件设计方法 所谓硬件描述语言，就是利用一种人和计算机都能识别的语言来描述硬件电路的功能，信号连接关系及定时关系，它可以比电原理图更能表示硬件电路的特性。 该方法有如下特征： 支持自顶向下的设计方法 所谓自顶向下的设计方法就是从系统的总体要求出发，自顶向下分三个层次对系统硬件进行设计。 第一个层次是行为描述，所谓行为描述，实际就是对整个系统的数学模型的描述，在行为描述阶段，并不真正考虑其实际操作和算法怎么实现，而是考虑系统的结构和工作过程是否能达到系统设计规格书的要求。 第二个层次是数据流描述，又称为寄存器描述或RTL方式描述，该描述比行为描述更注重硬件的具体实现，通过该描述可以导出系统的逻辑表达式，为逻辑综合作准备，当然进行逻辑综合和逻辑综合工具的能力有关，当然设计人员还必须了解逻辑综合工具的说明和规定， 第三个层次为逻辑综合。该层次把RTL描述的程序转换成基本逻辑元件表示的文件，该文件就象老的设计方法中的电原理图。 采用大量的ASIC芯片 早期仿真以确定系统的可行性 使设计更容易 只需写出系统的HDL源程序文件，其它由计算机去做 全部设计文件就是HDL源程序文件 VHTL硬件设计语言 当前ASIC制造商都自己开发了HDL语言，但是都不通用，只有美国国防部开发的VHDL语言成为了IEEE. STD_1076标准，并在全世界得到了承认。 该语言集成了各种HDL语言的优点，使数字系统设计更加简单和容易。VHDL语言是一个规模庞大的语言,在使用它之前完全学会它是很难的,本书介绍的只是VHDL语言的一部分。 VHDL语言的基本结构 VHDL语言通常包含实体(Entity)，Architecture)，(Configuration)，Package)，(Library)五部分.其中实体用于描述所设计的系统的外部接口信号；构造体用于描述系统内部的结构和行为；建立输入和输出之间的关系；配置语句安装具体元件到实体—结构体对，可以被看作是设计的零件清单；包集合存放各个设计模块共享的数据类型、常数和子程序等；库是专门存放预编译程序包的地方。如下详细介绍。 1.4.1基本设计单元 VHDL的基本设计单元就是实体，无论数字电路复杂还是简单，都是由实体和构造体组成。 实体说明 实体说明有如下结构： ENTITY 实体名 IS [端口说明] END 实体名； (VHDL语言中不分大小写字母) 其中： 端口说明是对设计实体中输入和输出借口进行描述，格式如下： PORT（端口名（，端口名）：方向 数据类型名； ： ： 端口名（，端口名）：方向 数据类型名)； 端口名是赋予每个系统引脚的名称，一般用几个英文字母组成。 端口方向是定义引脚是输入还是输出，见下表： 方向 说明 IN 输入到实体 OUT 从实体输出输出 INOUT 双向 BUFFER 输出（但可以反馈到实体内部） LINKAGE 不指定方向 常用的端口数据类型有两种：BIT和BIT_VECTOR，当端口被说明为BIT时，只能取值“1”或“0”， 当端口被说明为BIT_VECTOR时，它可能是一组二进制数。 例： PORT(n0, n1, select: IN BIT; q: OUT BIT; bus: OUT B