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河南农业大学 课程设计报告 设计题目： 基于VHDL的数字闹钟的设计 学 院： 理学院 专 业： 电子信息科学与技术 班 级： 班 学 号： 姓 名： 电子邮件： 日 期： 2012年月日 河 南 农 业 大 学 理 学 院 课 程 设 计 任 务 书 学生姓名 指导教师 林爱英 学生学号 专业班级 题目 基于VHDL的数字闹钟设计 任务与要求 设计要求: 该数字闹钟包括以下几个组成部分：(1) 显示屏，由6个七段数码管组成，用于显示当前时间(时、分、秒)或设置的闹钟时间；(2) KEY键：用于输入新的时间或新的闹钟时间，对每位输入数字的确认；(3) TIME(时间)键，用于确定新的时间设置；(4) ALARM(闹钟)键，用于确定新的闹钟时间设置，或显示已设置的闹钟时间；(5) 扬声器，在当前时钟时间与闹钟时间相同时，发出蜂鸣声。 开始日期 2012年 月 日 完成日期2012年 月 日 课程设计所在地点 理 学 院 电 子 科 学 系 机 房 一、 数字闹钟设计要求: 该数字闹钟包括以下几个组成部分：(1) 显示屏，由6个七段数码管组成，用于显示当前时间(时、分、秒)或设置的闹钟时间；(2) KEY键：用于输入新的时间或新的闹钟时间，对每位输入数字的确认；(3) TIME(时间)键，用于确定新的时间设置；(4) ALARM(闹钟)键，用于确定新的闹钟时间设置，或显示已设置的闹钟时间；(5) 扬声器，在当前时钟时间与闹钟时间相同时，发出蜂鸣声。 二、 实验目的： 1、初步了解可编程逻辑器件(PLD)的基本原理MAX+PlusⅡ图形编辑器、文本编辑器等设计MAX+PlusⅡ软件对各个程序模块进行波形仿真； 4、熟悉原理图输入法应用EDA设计思想进行较复杂系统的分析和设计”,“8”,“3”,“4”,“0”,“6”键与之对应，显示屏上依次显示的信息为：“0”,“08”,“083”,“0834”,“08340”,“083406”。然后按“TIME”键确认，如果用户在输入任意几个数字后较长时间内，例如5秒，没有按任意键，则计时器恢复到正常的计时显示状态。 4. 设置新的闹钟时间：用户用KEY键输入新的时间，然后按“ALARM” 键确认。 5. 显示所设置的闹钟时间：在正常计时显示状态下，用户直接按下“ALARM”键，则已设置的闹钟时间显示在显示屏上。 五、系统的各组成部分的原理框图及功能 1、控制器的原理框图： 2、计数器的原理框图： 3、寄存器的原理框图： 4、分频器的原理框图： 5、显示电路的原理框图： 6、输入电路的原理框图： 7、计时器的原理框图： 其中各部分功能如下： 1、键盘缓冲器KEY-BUFFER是一个移位寄存器，暂存用户键入的数字，并且实现用户键入数字在显示器上从右到左是依次显示。 2、分频器DIVIDER将高速的外部时钟频率分频成每一分钟一次的时钟频率，以便进行时钟计数。 3、计数器ALARM-COUNTER实际上是一个异步复位、异步置位的累加器，通常情况下进行时钟累加计数，必要时可以置入新的时钟值，然后从该值开始新的计数。 4、寄存器ALARM-REG用于保存用户设置的闹钟时间，是一个异步复位寄存器。 5、显示器DRIVER根据需要显示当前时间、用户设置的闹钟时间或用户通过键盘输入的新的时间，同时判断当前时间是否已到了闹钟时间，实际上是一个多路选择比较器。 6、控制器ALARM-CONTROLLER是设计的核心部分，按设计要求产生相应是控制逻辑，以控制其他各部分的工作。 六、系统的主要模块VHDL源程序： 1、控制器源程序alarm-controller： library ieee; use ieee.std_logic_1164.all; package p_alarm is subtype t_digital is integer range 0 to 9; subtype t_short is integer range 0 to 65535; type t_clock_time is array(5 downto 0)of t_digital; type t_display is array (5 downto 0)of t_digital