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《Verilog数字系统设计》第10次实验报告 实验内容 时序逻辑实验3 姓名 学号 班级 按要求完成以下步骤： 编程实现512x8的ROM和RAM。 ROM、RAM至少应该包含的端口包括地址线、数据线、片选线、读写使能端，复位端和时钟端（其中部分信号线只适用于RAM）。 ROM、RAM和总测试模块分别包含在不同的.v文件中。 要求完成程序编辑、编译、时序仿真； 实验提交Verilog设计文件（.v文件）、仿真波形截图文件打包，压缩包以自己的学号+姓名命名； 一人提交一份作业文档，邮件方式提交，提交格式参见cs2.swfu.edu.cn/~ypy下的“上交作业.doc”(注意实验次数)。