P(VDF-TrFE)敏感膜悬空结构集成热释电线阵列探究.pdfVIP

P(VDF--TrFE)敏感膜悬空结构集成 热释电线阵列研究 李金华‘繇王哥华一享坤·蔡忠龙“ +江苏石油化工学院功能材料实验室，常州213016 ”香港理工大学应用物理系及材料研究9,0，香港九龙 毒 摘要 x1集成热释电线性阵列的敏感膜， 用聚偏氟乙烯-三氟乙烯IP(VDF-TrFE)】薄膜作16 经遇火和70KV／mm坜强扳化后测得其相对介电常数为12．．6，介电损耗蚀5约0．01．为了降 低熟导和热窑，提高探铡器的探测灵敏度，用化学腐蚀法完全去除了线性阵列下方的硅村底， 形成悬空结构．甩锁相放大器测定了该集成热释电线性阵列的电压灵敏度、电流灵敏度和嗓 声。实测得到最大电压灵敏度为107WW，最大撩测率约5×l旷锄IIzl只，W． 一、引言 利用聚偏氟乙烯(PVDF)的热释电性研制热释电传感器的工作早有报道11J．但是， PVDF的结晶相中，有明显投性的B相不能自然形成，必须对干膜作拉伸或压延形变，使本无 极性的a相转变成13相吼。这给器件研制带来了困难。而聚偏氟乙烯一三氟乙烯驴(VD卜 TrFE)1具有从融熔态冷却自然形成B相的特性哪。给器件研制带来了方便． 在硅村底上研制了16Xl集成热释电线性阵列。为了降低热导，提高探测灵敏度，又采用微 机械加工技术作阵列的背面腐蚀，形成悬空结构。 本文将简要介绍该热释电线性阵列的制备工艺和性能溯试结果。 二、线性阵列设计 为便于撮化和背面腐蚀，集成线性热释电阵列将MOS读出电路和热释电阵列元件分 薯 开制备，最后用超声波键台连接、封装、测试。 16X 构的制备提供自停止终端。另外，Si3N4与AI膜有良好的粘附性，但对Si则不能很好粘附， 所以Si02是作为Si和Si3N4的过渡层，改变了siN,对si的直接沉积。 热释电单元的阻抗转换和信号放大采用NMOSFET，根据选通逻辑由MOSFEr输出． ·本课蔑为香港RGC(大学研究基金会)蠢金资助项目 三、热释电线凋翻各 旋转成膜。将浸膜在室温下盘然晾干24小时，使丁酮缓慢挥发，再在100。C烘烤2小时， 壶 附性能。 prn。 用数字式8台阶仅测得其厚度为2．2 上电极烈的形成，采用蒸发沉积，厚度约0．3pm。 去除了上电极上的光刻胶。用石墨喷涂荆，对光刻开出的上电极窗口涂布吸收层。 在不切断电源的情况下，将样品温度缓慢降至室温，然后切断电源。最后，将上下电极短路 并升温至60。C，作6小时的热处理，以消除极化时注入体内的空间电荷。 背面腐蚀采用硅微枫槭加工中常用的KOH腐蚀液作湿法腐蚀。腐蚀液的浓度为KOH： a20=l：l，100硅在该腐蚀液中的腐蚀速率随时温度变化的情况如图I所示。 我们采用65。C的腐蚀温度。 腐蚀窗口用光刻刻出，双面沉积的Si3N4， 既提供了非窗口区对树底Si的保护．也提供窗 口逸衬底硅扁蚀的自停止终点。 四、性能涓试 l、 介电性能P(VDF．_1wE)膜的性能 4194A 测试用惠普公司的}玎；WL日rr jm挥dam晌目ir卜pha鞯山laIyz盯完成。 膜的相对介电常数极化前为14，极化 后为12．6，线性阵列各元件膜的介电损耗 tan 6极化前后变化不大，约为o．009-O．012。图1 KOH腐蚀液对硅的腐蚀速率 2、热释电系数与线性阵列相同成膜条件，极化条件的参考样品的热释电系数用电荷 C／m2K。