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第六章常用EDA软件介绍 第六章常用EDA软件介绍 6.1 Synopsys EDA软件 6.2 Cadence EDA软件 6.3 Tanner EDA软件 6.4 SPICE 基本语句 第六章常用EDA软件介绍 6.1 Synopsys EDA软件 Synopsys公司(Nasdaq: SNPS)是为全球集成电路设 计提供电子设计自动化(EDA)软件工具的主导企业。为 全球电子市场提供技术先进的IC设计与验证平台，致 力于复杂的芯片上系统(SoCs)的开发。同时，Synopsys 公司还提供知识产权和设计服务，为客户简化设计过 程，提高产品上市速度。 1 第六章常用EDA软件介绍 6.1.1 TOP-DOWN设计环境 （1）Verilog和VHDL代码及仿真验证 VCS （针对Verilog HDL ） VSS （针对VHDL ） （2 ）设计综合 ≤0.18um 0.18 －0.35um 可测性设计 低功耗设计 FPGA综合 Physical DC-Expert DFT Power FPGA Compiler DC-Ultra9 Compiler Compiler Compiler II ClockTree Compiler 第六章常用EDA软件介绍 （3 ）静态验证 静态时序分析：PrimeTime 形式验证：形式验证 （4 ）测试向量 TetraMAX ATPG （5 ）布局布线 ≤0.18um 0.18 －0.35um 功耗、电漂移、串扰分析优化 JupiterXT JupiterXT. Astro-Rail17 Astro Apollo Astro-Xtalk 2 第六章常用EDA软件介绍 （6 ）互连线参数提取 ST-RCXT 第六章常用EDA软件介绍 6.1.2 全定制设计工具 （1）逻辑图：CosmosSE （2 ）版图：CosmosLE （3 ）版图物理验证：Hercules （4 ）电路级仿真： 高速大规模：NanoSim 高精度：Hspice 3 第六章常用EDA软件介绍 6.2 Cadence EDA软件 Cadence Design Systems Inc.是全球最大的电子设计 技术(Electronic Design Technologies)、程序方案服务和 设计服务供应商。其解决方案旨在提升和监控半导 体、计算机系统、网络工程和电信设备、消费电子产 品以及其它各类型电子产品的设计。 第六章常用EDA软件介绍 6.2.1 TOP-DOWN设计工具 1、Verilog-XL ：业界的标准。 2 、Leapfrog VHDL 支持混合语言的仿真，其vhdl语言的仿真是通过编译 后仿真，加快了速度。 3、Affirma NC Verilog ：适合于大系统的仿真。 4 、Affirma NC VHDL ：适用于VHDL语言的仿真。 5、Affirema ：形式验证工具--等价检验器 6、Verifault-XL ：故障仿真器 7、VeriSure ：代码覆盖率检查工具 4 第六章常用EDA软件介绍 8. SE (Silicon Ensemble)：布局布线器 9. PBO Optimization ：基于布局的优化工具 10. CT-GEN ：时钟树生成工