EDA非完整版期末大作业.docVIP

基于VHDL的串口RS232电路设计 3.1 波特率发生器的设计 要产生9600波特率，要有一个不低于9600 Hz的时钟才可以。为产生高精度的时钟，我选了6MHz（6M能整除9600）的晶振来提供外部时钟。当然，你也可以选其它频率的时钟来产生9600 Hz的时钟。对于6MHz时钟，需要设计一个625进制的分频器来产生9600波特率的时钟信号。用VHDL设计分频器较简单，在这里就不再给出源程序了。 3.2 发送电路的设计 根据采用的帧格式,需要发送的数据为10位(1位开始位、8位数据位、1位停止位)，在发送完这10位后，就应该停止发送，并使发送端电平处于逻辑1，然后等候下次的发送。下面是实现上述功能的VHDL源程序： library ieee; use ieee.std_logic_1164.all; entity Com is port(clk,en:in std_logic; Send_data:in std_logic_vector(9 downto 0); serial:out std_logic); end com; architecture com_arc of com is begin process(clk) variable count:integer range 0 to 9 :=0; begin if en=0 then count:=0; serial=1; elsif rising_edge(clk) then if count=9 then serial=Send_data(9); else serial=Send_data(count); count:=count+1; end if; end if; end process; end com_arc; 其中，Send_data(0 to 9)表示需要发送的数据帧，发送时，开始位Send_data(0)必须为逻辑0，停止位Send_data(9)必须为逻辑1，否者与硬件电路连接的设备接收到的数据会出现错误。在发送每一帧之前，首先给输入端en一个低电平脉冲，让电路复位(count置0)，然后开始发送。变量count 在进程中用来记录发送的数据数目，当数据帧发送完后，发送端就一直发送停止位(逻辑1)。 3.3 时序仿真 选EDA 工具，对VHDL源程序编译。用的是 Altera公司的MAX+plus II 9.3 Baseline，这个工具支持VHDL的编译、仿真。图2是编译后的仿真结果，其中，Clk为频率9600Hz的时钟，Send_data0为开始位， Send_data[8..0]为数据位， Send_data9为停止位。结果显示，输出完全是按数据帧格式发送的。 4 串行接收电路的设计 接收电路比发送电路要复杂，接收电路要时实检测起始位的到来，一旦检测到起始位到，就要将这一帧数据接收下来。为提高接收的准确性，减少误码率，每一位数据都用3倍频的波特率对数据进行采样（如图3所示），然后对3次采样结果进行判决：如果3次采样中至少有2次为高电平，则接收这一位数据被判决为高电平，否者，为低电平。 4.1 波特率发生器和采样时钟的设计 为完成3次采样，除了频率为9600Hz的接收时钟外，还要有一个3倍频的采样时钟。下面是实现上述功能的VHDL源程序： library ieee; use ieee.std_logic_1164.all; entity count625 is port(clk,en:in std_logic; Clock1,Clock3:out std_logic); end count625; architecture count625_arc of count625 is begin process(clk,en) variable count:integer range 0 to 625 :=0; begin if en=0 then NUll; elsif (rising_edge(clk)) then count:=count+1; if count=625 then Clock1=1; count:=0; else Clock1=0; end if; if (count=100 or count=300 or count=500 ) then Clock3=1; else Clock3=0; end if; end if; end process; end count625_arc; 其中clk为6MHz的时钟；en控制波形的产生； Clock1为9600Hz的接收时钟； Clock3为3倍频的采样时钟。 4 串行接收电路的设计 接收电路比发送电路要复杂，接收电路要时实检测起始位的到来，一旦检测到起始位到，就要将这一帧数据接收下来