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FPGA 学习中的FAQ 1、在top 层文件中包含多个例化的module，在top 层与module 之间传递参数时，所有 参数设置成了 reg 形式，Synplify 编译时提示 ERROR ：“Expecting wire for output connection ” 解决：在module 之间传递的参数一般设置为wire 型变量。 2、在mealy 型状态机的设计中，当要求未提到的状态保持上次输出不变时，使用组合逻 m 辑设计输出等于输出，编译结果产生锁存器 o 决：mealy 型状态机可以考虑采用三段方式描述，这样在最后输出端采用同步设计 c . 的话，很容易实现保持输出不变。 o 3、在异步 fifo 的设计过程中，如何判断异常情况情况(读溢出和写溢出)进行复位，最 v 初的方法是进行地址判断， 设计中采用了异步两级同步的方法，这样我就不知道当前 o 的地址与我同步后地址之间的关系， n a 有可能相同 （没有地址操作），相差一个 （同步过程中进行了一次地址操作），相 g 差两个(同步过程中进行了两次地址操作)，这样设计地址状态就无法准确判断。 e 解决：在空或满有效的信号的开始时刻对进行读写次数进行计数，到达一定数目(即 m 我们的预留门限)时，复位。 w. 4 if(nums 200) ||(nums 300) 把这样的语句作为判断条件，编译器报错 “near ||: w syntax error, unexpected ||” w 解决：if （(nums 200) ||(nums 300) ） 5 if （address = 8 h21 ）编译出错 解决：if （address == 8 h21 ）一定要用“==” 6、在Altera 的2 PORTs RAM 的使能信号中，wr 和rd 有效电平是什么？ PDF 文件使用 pdfFactory Pro 试用版本创建 解决：wr 和 rd 的有效电平为都为高电平 7、在写 testcase 时在写时钟的上升沿和读时钟的下降沿碰巧在一起，程序中在这两个 边沿同时对一个变量进行赋值，这时就冲突了。 解决：重新设计时钟，如果一定会重合的话，在一个时钟下对变 修改，或设置两个 变量分别在两个边沿下赋值。 7 Modelsim 对Altera 器件仿真时，必须加入什么样的altera 的库文件， m 解决：必须加的文件有220model.v，altera_mf.v，再根据器件的不同选择**_atom.v o 文件 c . 8 TTL 电平和CMOS 电平标准