原创力文档- 1、本文档共3页，可阅读全部内容。
- 2、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
- 3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
- 5、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
- 6、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
- 7、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 8、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
上海高级技师考试试题应用电子实训题8_全加器控制移位寄存器.doc
应用电子技术模块实训题8――全加器控制移位寄存器
操作用时：120分钟
1操作条件
（1）开发软件Altera, MAX+PLUS II
（2）计算机
（3）可编程芯片 EPM7128SLC84-15（ALTERA模块）
（4）万用表
2操作内容
（1）用Verilog HDL硬件语言描述逻辑功能。
（2）用图形输入法或Verilog HDL硬件语言输入法，实现逻辑问题的编辑、编译、管脚分配、仿真、下载，并演示。
（3）书面回答问题。module test2(a,b,seg,clk,L);
input[1:0]a,b;
input clk;
output[7:1]seg;
output[8:1]L;
reg[2:0]s;
reg[7:1]seg;
reg[8:1]L;
always@(a or b)
begin
s=a+b;
case(s)
3b000:seg=7b0111111;
3b001:seg=7b0000110;
3b010:seg=7b1011011;
3b011:seg=7b1001111;
3b100:seg=7b1100110;
3b101:seg=7b1101101;
3b110:seg=7b1111101;
endcase
end
always@(posedge clk)
if (s==3b100) L=8
else if (s3b100) L=L1;
else L=L1;
endmodule
（3）用图形输入法或Verilog HDL硬件语言输入法，实现逻辑问题的编辑、编译、管脚分配、仿真、下载，并演示。
4、书面回答问题（下列三题中任选两题）
（1）什么叫FPGA？FPGA一般分为哪几种结构？
答：FPGA是现场可编程门阵列（Field Programmable Gate Array）的简称。
FPGA的结构一般分为三部分：逻辑阵列块LAB、输入输出控制I/O单元和可编程行列连线PIC。
（2）MAX 7000A宏单元中，可编程触发器可以按几种不同的方式实现时钟控制？分别是什么？
答：三种
全局时钟信号。这种方式能达到最快的时钟输出的性能。
全局时钟信号由高电平有效的时钟信号所使能。这种方式为每个触发器提供使能信号，并仍能达到全局时钟的快速时钟输出的性能。
用乘积项实现阵列的时钟。在这种模式下，触发器由来自隐含的宏单元或I/O引脚的信号进行时钟控制。
（3）MAX+PLUSⅡ编译器的输出文件格式有哪些？
答：对于阵列型PLD来说，是产生熔丝图文件（JED），它是电子器件工程联合会制定的标准格式；对于FPGA来说，是生成位流数据文件。
文档评论（0）