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基于FPGA的直接数字频率合成器的设计和实现 时间：2010-01-14?来源：西安交通大学电子物理与器件国家重点实验室 作者：周俊峰，陈涛 1　引　言　　直接数字频率合成技术（Direct DigitalFrequencySynthesis，即DDFS，一般简称DDS）是从相位概念出发直接合成所需波形的一种新的频率合成技术。近年来，技术和器件水平不断发展，这使DDS合成技术也得到了飞速的发展，它在相对带宽、频率转换时间、相位连续性、正交输出、高分辨力以及集成化等一系列性能指标方面已远远超过了传统的频率合成技术所能达到的水平，完成了频率合成技术的又一次飞跃，是目前运用最广泛的频率合成技术。　　目前，各大芯片制造厂商都相继推出采用先进CMOS工艺生产的高性能、多功能的DDS芯片（其中应用较为广泛的是AD公司的AD985X系列），为电路设计者提供了多种选择。然而在某些场合，DDS芯片在控制方式、置频速率等方面与系统的要求差距很大，这时如果用高性能的FPGA器件来设计符合自己需要的DDS电路就是一个很好的解决方法。　　ACEX1K器件是Altera公司着眼于通信、音频处理及类似场合的应用而推出的芯片系列，总的来看，它将会逐步取代FLEX10K系列，成为首选的中规模器件产品。ACEX1K器件具有以下优点：　　·高性能。ACEX1K器件采用查找表（LUT）和EAB（嵌入式阵列块）相结合的结构，特别适用于实现复杂逻辑功能和存储器功能，例如通信中应用的DSP、多通道数据处理、数据传递和微控制等。　　·高密度。典型门数为1万到10万门，有多达49152位的RAM（每个EAB有4096位RAM）。　　·系统性能。器件内核采用2．5V电压，功耗低，能够提供高达250MHz的双向I／O功能，完全支持33MHz和66MHz的PCI局部总线标准。　　·灵活的内部互联。具有快速连续式延时可预测的快速通道互连（Fast Track）；能提供实现快速加法器、计数器、乘法器和比较器等算术功能的专用进位链和实现高速多扇入逻辑功能的专用级连链。　　本设计采用的是ACEX EP1K50，其典型门数50000门，逻辑单元2880个，嵌入系统块10个，完全符合单片实现DDS电路的要求。设计工具为Altera的下一代设计工具Quartus软件。2　DDS的工作原理和电路结构　　图1所示是一个基本的DDS电路工作原理框图。　　DDS的工作原理是以数控振荡器的方式，产生频率、相位可控制的正弦波（SineWave）。电路一般包括基准时钟、频率累加器、相位累加器、幅度／相位转换电路、D／A转换器和低通滤波器（LPF）。　　其中，频率累加器对输入信号进行累加运算，产生频率控制数据（Frequency Data或相位步进量Phase　Increment）。　　相位累加器由N位全加器和N位累加寄存器级联而成，对代表频率的二进制码进行累加运算，是典型的反馈电路，产生累加结果Y。　　幅度／相位转换电路实质是一个波形存储器（WaveformMemory），以供查表使用。读出的数据送入D／A转换器和低通滤波器。　　具体工作过程如下：　　每来一个时钟脉冲Fclk，N位加法器将频率控制数据X与累加寄存器输出的累加相位数据相加，把相加后的结果Y送至累加寄存器的输入端。累加寄存器一方面将在上一时钟周期作用后所产生的新的相位数据反馈到加法器的输入端，以使加法器在下一时钟的作用下继续与频率控制数据X相加；另一方面，将这个值作为取样地址值送入幅度／相位转换电路（即图1中的波形存储器），幅度／相位转换电路根据这个地址值输出相应的波形数据。最后，经数／模转换（D／AConverter）和低通滤波器（LowPass Filter）将波形数据转换成所需要的模拟波形。相位累加器在基准时钟的作用下，进行线性相位累加，当相位累加器累加满量时就会产生一次溢出，这样就完成了一个周期，这个周期也就是DDS合成信号的一个频率周期。DDS输出信号的频率由式（1）给定：　　Fout＝（X／Y）×Fclk（1）　　例如，我们假定基准时钟为70 MHz，累加器为16位，则：　　Y＝216＝65，536　　Fclk＝70MHz再假定X＝4096，则：　　Fout＝4096／65536×70＝4．375MHz　　可见，理论上通过设定DDS相位累加器位数频率控制字X和基准时钟Fclk的值，就可以产生任一频率的输出。而DDS的频率分辨率定义为：　　Fres＝Fclk／Y（2）　　由于基准时钟一般固定，因此相位累加器的位数就决定了频率分辨率。比如上面的例子中，相位累加器为16位，那么频率分辨率就可以认为是16位。位数越多，分辨率越高。3　利用FPGA（ACEXEP1K50）设计DDS　　（1