新数字逻辑电路测试与设计电子教案 第十六讲（4课时）数字钟设计（四）.pptVIP

VHDL语言中的标识符(Identifiers) 在VHDL语言程序设计中，要给各个实体、变量、信号取名，这些名被统称为标识符。标识符可由英文字母“A”～“Z”、“a” ～“z”、数字“0”～“9”和下划线“_”组成，在定义标识符时要遵守下列规则： 标识符以英文字母开头； VHDL语言不区分大小写； 下划线不能连用，也不能放在标识符的结尾处； 标识符不能与保留字(关键字)相同，在MaxPlusⅡ的文本编辑器中，当文件名的后缀为*.VHD时，程序中出现的VHDL语言保留字就会变成淡蓝色，即淡蓝色的字不可作为标识符使用, 书中各种语法结构中加粗的字为VHDL语言的关键字； VHDL语言中数据对象(Data Objects) VHDL语言中可以被赋值的对象就称为数据对象，常用的数据对象有信号(Signal)、变量(Variable)和常量(Constant)。在实际的电子电路中，信号相当于数字电路中的一根信号线，常量相当于数字电路中的电源和地，而变量没有直接的对应关系，通常可理解为数值的临时存放单元。 VHDL语言中数据对象(Data Objects) 常量的定义语句的格式如下： CONSTANT 常量名:数据类型:=表达式; 如：CONSTANT bit_width：integer：=8； 信号的定义语句格式如下，其中方括号[]中的部分可省(之后的格式说明语句中同)： SIGNAL 信号名：数据类型 [ 约束条件：=表达式]； 如：SIGNAL SUM:INTEGER RANGER 0 TO 255:=10; SIGNAL Q:STD_LOGIC_VECTOR(3 DOWNTO 0):=“0000”; 变量的定义语句的格式如下： VARIABLE 信号名：数据类型 [ 约束条件：=表达式]； 如：Variable n：INTEGER RANGER 0 TO 25; VHDL语言中的数据类型(Data Type) 标准数据类型 VHDL语言中的数据类型(Data Type) IEEE预定义的数据类型 在IEEE库中的程序包STD_LOGIC_1164中定义了两个重要的数据类型，就是标准逻辑位STD_LOGIC和标准逻辑矢量STD_LOCIG_VECTOR，在使用这两种数据类型时，必须在程序的开始处增加以下的库说明语句和程序包说明语句： LIBRARY ieee; --说明程序中所引用的包集合所在的库 USE ieee.std_logic_1164.all; --说明程序中所引用的包集合 VHDL语言中的数据类型(Data Type) 标准逻辑位(STD_LOGIC)： U, -- Uninitialized： 未初始化 X, -- Forcing Unknown： 强未知 0, -- Forcing 0： 强0 ‘1’, -- Forcing 1： 强1 ‘Z’, -- High Impedance： 高阻 ‘W’, -- Weak Unknown： 弱未知 ‘L’, -- Weak 0： 弱0 ‘H’, -- Weak 1： 弱1 ‘-’ -- Don‘t care： 不关心 同位一样，标准逻辑位可进行逻辑运算和并置运算而不能进行算术运算，标准逻辑位在赋值时需用单引号括起，如a=‘Z’； VHDL语言中的数据类型(Data Type) 标准逻辑矢量(STD_LOGIC_VECTOR)： 标准逻辑矢量在赋值时用带双引号的一组值 表示，如a_vector=“01XZ”； 在IEEE库中，除了程序包STD_LOGIC_1164中定义的标准逻辑位 STD_LOGIC和标准逻辑矢量STD_LOCIG_VECTOR外，在程序包 STD_LOGIC_ARITH中还定义了有符号数SIGNED和无符号数 UNSIGNED，同样，在使用这两种数据类型前，要在程序的开头处加 上常规的库说明语句和程序包说明语句： LIBRARY ieee; --说明程序中所引用的包集合所在的库 USE ieee.std_logic_ARITH.all; --说明程序中所引用的包集合 VHDL语言对数据类型有严格的要求，不同类型的数据不能直接进行数据传送，如果要在不同的数据类型之间进行数据传送，必须要对需要传送的数据进行类型变换，VHDL语言中进行类型变换的函数主要有：TO_STDLOGICVECTOR(A):将BIT_VECTOR类型的