宽带高速可编程频器设计.pdfVIP

II 摘 要 摘 要 随着无线通信和微电子技术的迅猛发展，锁相环技术已经在许多领域得到广 泛的应用。频率综合器作为现代接收机中的关键模块，为混频器提供高纯度、高 精度、稳定的本振信号。可编程分频器是频率综合器中一个重要模块，它实现了 频率综合器输出频率的可编程。依据数字有线电视单次变频三波段调谐器的系统 架构要求，本文详细地分析了可编程分频器的工作原理和设计方法。 可编程分频器处于锁相环的反馈环路上，它的性能直接影响到锁相环式频率 综合器的输出信号质量。根据调谐器的性能要求，频率综合器必须提供频率 80MHz~900MHz 连续可调的本振信号，高频率和宽频带给可编程分频器的设计 带来了严峻的挑战。由于可编程分频器在宏观结构上为数字电路，因此在设计上 采用了自顶向下的模块化设计方法。 本文设计的可编程分频器由双模预分频器、可编程计数器和吞脉冲计数器三 个模块构成。预分频器是可编程分频器中工作频率最高和功耗最大的模块，本文 详细地分析和比较了注入锁定预分频器、相位开关预分频器以及传统双模分频器 三种结构的优缺点。其中，注入锁定分频器不易于实现可编程；相位开关预分频 器实现起来电路结构复杂，并且在相位开关切换时容易产生毛刺从而产生信号逻 辑的混乱。综合以上各种因素，本设计中采用传统双模分频器作为预分频器。由 于4/5 双模分频器是实现 16/17 双模分频器的基本电路，在详细分析模4/5 电路 的工作原理基础上，给出了基于4/5 分频电路的16/17 双模预分频器的具体实现 电路。接着介绍了吞脉冲计数器和可编程计数的工作原理和它们在整个可编程分 频器中的作用，给出整体电路的拓扑结构图。 在比较TSPC、SCL、Wang 和Razavi 二分频电路的优缺点的基础上，最终 采用SCL 结构的二分频器电路。详细分析了SCL 结构中D 触发器的工作原理， 并给出了SCL 结构的D 锁存器的小信号延时模型，推导出了D 锁存器的延时公 式。采用Chartered 0.35um 射频/混合信号工艺，利用Mentor Graphics 公司相应 的EDA 工具优化了D 触发器的设计参数，并完成单元电路的设计。最后，基于 优化后的单元电路完成了可编程分频器参数的仿真，仿真结果满足设计要求。 关键词： 可编程分频器； CMOS ； 源耦合逻辑； D 触发器 I Abstract Abstract With the great development of the wireless communication and microelectronics technology, the applications of phase locked loop (PLL) are employed in many fields. Frequency Synthesizer as the key modular circuit in the modern transceiver, it provides the highly clear, precision, steady local oscillator signals for the mixer. As one of the most important blocks in the frequency synthesizer, programmable frequency divider makes the frequency synthesizer programmable. According to the specification of the single conversion digital TV tuner, we detailed analyzes the operating principle and the design flow of the programmable divider. The