Verilog HDL与CPLD FPGA项目开发教程 作者 聂章龙 01 开发入门课件 任务五.pptVIP

2008-10-08 学习目标设计 学习目标设计 教学情境设计 子任务一 闪烁灯设计 在Verilog HDL语言中，所有的描述都是通过下面四种结构中的一种实现的： initial块语句 always块语句 task任务 function函数 子任务二 流水灯设计 若基准时钟为24MHz，则时钟周期计算方法：T=1/F；T为周期，F为时钟频率。要得到2Hz（即周期为0.5秒）的脉冲信号，则要分频，分频系数：K=(24*1024*1024)/2所以在Verilog HDL语言中通过定义计数器来进行分频，always@(posedge clk)表示在时钟上升沿执行后面的块语句，也就是每1/(24*1024*1024)秒执行一次。每执行一次，则counter计数器加1，当counter达到(24*1024*1024)/2次时，则程序共运行了0.5秒。这时才对小灯输出口进行处理，这样就达到了1秒闪烁一次的效果。 任务五 用Verilog HDL语言设计闪烁灯和流水灯 * 可编程逻辑器件开发应用 讲授: 聂章龙 常州信息职业技术学院 用Verilog HDL语言设计闪烁灯和流水灯 --- 【任务五】 在线教务辅导网： 教材其余课件及动画素材请查阅在线教务辅导网 QQ:349134187 或者直接输入下面地址： 能运用Verilog HDL语言设计闪烁灯和流水灯等 简单输入输出的程序代码，以达到对Verilog HDL 语言的编程框架及基本语句的运用 能力目标 会用initial块和always块进行 Verilog HDL语言的初步编程 掌握Verilog HDL语言的基本语句 及编程结构的综合应用 知识目标 掌握带有时序和不带有时序的 always块语句的应用 实验的仿真及下载技能 互帮互助的同学关系 素质目标 积极主动的学习状态 通过两个实例，介绍CPLD/FPGA开发实验板的发光管模块与EPM1270T144C5N核心芯片引脚对应关系，重点介绍Verilog HDL语言的always块语句及基本编程结构，并最终将这两个程序下载到实验板调试运行 内容 80 2 ①根据软件设计确定芯片引脚与L1~L8小灯输出的对应关系； ②学会编程下载步骤； ③Verilog程序编写方法。 ①在闪烁灯程序的基础进行改写代码，以实现不同的功能； ②知识迁移能力锻炼。 流水灯设计 情境2 80 2 ①L1~L8小灯在实验板上与EPM1270T144C5N芯片的引脚连接； ②掌握Verilog HDL语言的程序基本语句及时钟模块编程； ③Verilog HDL语言的基本语法 ①熟悉实验板上8个发光管小灯与EPM1270T144C5N芯片的引脚对应关系； ②会编写实现L1~L8周期性的闪亮的程序代码。 闪烁灯设计 情境1 时间 学时数 知识要点 技能训练 教学情境 序号 表1.5.1 教学情境设计表 教学任务 子任务一 子任务二 闪烁灯设计 流水灯设计 在CPLD/FPGA开发实验板上实现L1~L8周期性(如：1秒)的闪亮 任务 通过此案例的编程和下载运行，初步了解和掌握Verilog HDL语言的always块语句及基本编程结构 要求 电路原理图 分析 light.v 程序设计 module light(ledout,clk); //模块名light output[7:0] ledout; //定义小灯输出口 input clk; //定义时钟输入口 reg[7:0] ledout; //定义小灯输出口为寄存器 reg[23:0] counter; //定义分频计数器 always@(posedge clk) //过程，每1/(24*1024*1024)秒执行一次 begin counter = counter +1; //计数器加1 if (counter ==24’b110000000000000000000000) //是0.5秒吗？ begin ledout=~ledout; //是，则输出相反状态 counter =0; //计数器清零 end end endmodule Verilog HDL语言的always语句解析 initial块语句 initial begin 语句1; 语句2; …… 语句n; end always块语句 always@ 敏感信号表达式 begin 语句1; 语句2;