FPGA硬件.ppt

加电特性 加电期间：采用内部电路保持器件在静止状态，直到电源电压保持在安全电平（近似3.8V），所有器件引脚和JTAG引脚被禁用，所有器件输出用IOB上拉电阻使能静止。 初始化：电源电压达到安全电平，所有用户寄存器开始初始化，器件立即正常工作。 擦除状态：器件输出用IOB上拉电阻禁止，使能JTSG引脚，允许器件在任何时间被编程。 正常工作状态：器件输入和输出被使能，JTAG引脚被使能，允许在任何时候擦除器件或进行边界扫描测试。 2.4 CPLD/FPGA边界扫描测试 JTAG BST（boundary scan test）系统内部结构 边界扫描IO引脚功能： 2.5 FPGA开发流程 FPGA的设计方法一般采用“Top→down”自顶向下的设计方法： VHDL源程序 VHDL综合器 逻辑综合、优化 文本编辑器 图形编辑器 生成VHDL源程序 网表文件 FPGA布线/ 适配器 自动优化、布局、/ 适配优化 熔丝图、SRAM文件... VHDL 仿真器 行为仿真 功能仿真 时序仿真 编程器/ 下载电缆 编程、下载 测试电路 硬件测试 门级 仿真器 功能仿真 时序仿真 C、ASM... 程序 CPU指令/数据代码： 010010 100010 1100 软件程序编译器 COMPILER VHDL/VERILOG. 程序 硬件描述语言 综合器 SYNTHESIZER 为ASIC设计提供的 电路网表文件 （a）软件语言设计目标流程 （b）硬件语言设计目标流程 编译器和综合器功能比较： * * tsu : setup time,定義輸入資料訊號在 clock edge 多久前就需穩定提供的最大須求;以 正緣觸發(positive edge trigger)的D flip-flop 來舉例就是 D 要比 CLK 提前 tsu 時間以前就要準備好,此 flip-flop 就能於某特定之頻率下正常工作. th : hold time,定義輸入資料訊號在 clock edge 後多久內仍需穩定提供的最大須求;以 正緣觸發(positive edge trigger)的D flip-flop 來舉例就是 D 要在 CLK 正緣觸發 ?th ?時間內仍要提供穩定之資料,此 flip-flop 就能於某特定之頻率下正常工作. tco : clock output delay,定義由 clock latch/trigger 到輸出資料有效之最大延遲時間 ;以 正緣觸發(positive edge trigger)的D flip-flop 來舉例就是Q 要在 CLK 正緣觸發後至多 ?tco ?時間就會穩定輸出. 2 FPGA／CPLD硬件基础 2. 1 可编程逻辑器件的发展 2. 2 FPGA/CPLD结构 2. 5 FPGA开发流程 2. 3 XC9500系列CPLD 2.4 CPLD/FPGA边界扫描测试 PROM( 20世纪70年代) PLA(20世纪70年代中期) PAL和GAL(20世纪80年代初) FPGA( Field Programmable Gate Array ) CPLD (Complex Programmable Logic Device ) LDPLD(集成度小于1000门/每片) HDPLD(集成度大于1000门/每片) 2.1 可编程逻辑器件PLD的发展: 主要厂家 在欧洲：Xilinx 在亚太地区： Altera 在美国平分秋色 FPGA/CPLD优点 芯片规模大，单片逻辑门数已达到上百万门，实现功能强大，同时可实现系统集成； 设计人员在实验室中通过相关的软硬件可以完成芯片的最终功能设计，资金投入少，节省许多潜在的花费； 用户可反复编程、擦除、使用，在外围电路不动的情况下，用不同的软件可以实现不同的功能； FPGA/CPLD软件包中集成各种输入工具、仿真工具、版图设计工具及编程器，设计人员无需具备专门的IC深层次知识，简单易学。 SOC (system on a chip )： 又称系统级集成电路SLI (System Level IC)，如在单一硅片上集成数字电路、模拟电路、信号采集与转换、存储器、MPU、MCU、DSP、MPEG等。 现场可编程和在线可编程ISP Altera主要器件 2005年开始推出，90nm工艺，1.2v内核供电，属于低成本FPGA，提供了硬件乘法器单元，是一种适合中低端应用的通用FPGA 。 altera大规模高端FPGA,2002年中期推出，0.13um工艺，1.5v内核供电。集成硬件乘加器。 新一代P