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第四章 基本数字电路单元及功能单元组成 Part 1 4.2 基本单元的分类 在静态同步ASIC中，基本单元用于组成分层结构的设计。这些基本单元可以分类如下： 1．基本逻辑单元 包括反相器、“与”、“或”、“异”、“与非”、“或非”、“同”、“与或非”、“或非与”、三态缓冲器和触发器。 2．基本组合逻辑单元 包括传输门、多路选择器、译码器、比较器、编码器。 2．基本组合逻辑单元 包括传输门、多路选择器、译码器、比较器、编码器。 3. 基本存贮单元 包括各类边缘敏感触发器。 4．基本时序单元 包括位移寄存器、计数器、桶形移位器、状态发生器。 5. 数据调整单元 包括加法器、乘法器。 4.3 CMOS组成的基本单元 4.3.1“与非”、“或非”和“与或非”门 2输入端的“或非”门示于图中 最值得注意的一种是“与或非”门电路，它示于图4-8中 它的电路非常简单，但应用很广泛。 4.3.2 译码器、比较器和多路选择器 译码器、比较器构成同步系统、控制系统和时序设备中基本的控制元件。 译码器进行静态的固定比较。 比较器则进行可变的寄存器与寄存器比较。 译码器是一个能够识别给定输入状态的电路，它主要有下列几种： 1．单态译码器：只识别一种输入状态。 2. 多态译码器：能识别几种输入状态。 3. 全态译码器：它有分开的输出线，分别对应于2n个可能输入状态之一,其中n为输入线的数目。 4. 简化全态译码器：简化全态译码器的电路和全态译码器相似，但是把其中某些输出线用“或”门连起来了，故输出线较少。 译码器可以有允许线（使能信号输入）。 译码器对于每一种输入状态，应注意观察分析其各输出线上的状态变化。 译码器很容易产生假信号和尖峰(毛刺),故使用时须特别小心。 比较器的功能与译码器相似，只不过它进行寄存器和寄存器的比较。 等值比较器的一般电路图示于图4-11。 多路选择器 多路选择器是一种选择电路，它能够从两个或多个输入信号中选择一个输出。 图中给出一个用“与或非”门实现的两输入多路选择器电路以及对应得的电路符号，。 4.3.3 传输门和三态缓冲器 传输门体现CMOS电路的一种特有使用方式。 传输门是一种很重要的基本电路，它是一种具有两种状态(高阻抗状态和低阻抗状态)的真正开关。 4.3.4边缘敏感触发器 边缘敏感触发器是静态同步ASIC的基本存储元件。 其基本功能是。在时钟的上升沿，输入d的逻辑状态被锁存于输出端q(并且其互补值锁存于q的互补端)。这两个输出端的状态一直保持到下一个时钟上升沿为止。 4.4 基本逻辑功能单元 信号的命名 与信号相关的有效电平 高电平有效（active high） 低电平有效（active low） 等效门符号（摩根定理） “圈到圈”的逻辑设计 4.4.2 电路定时 4.4.2 电路定时 4.4.2 电路定时 4.4.2 电路定时 4.4.2 电路定时 4.4.3 常用组合逻辑功能电路 编码器 译码器 多路复用器 奇偶校验 比较器 加法器 译码器和编码器 一种最常用的情况 译码器（decoder） 二进制译码器 译码器（decoder） 大规模元件的逻辑符号 双2-4译码器74x139 3-8译码器74x138 二－十进制译码器 七段显示译码器 七段显示译码器 输入信号：BCD码（用A3A2A1A0表示） 输出：七段码（的驱动信号）a ~ g 1 表示亮，0 表示灭 5.5 编码器（encoder） 5.5 编码器（encoder） 优先编码器 N0 N1 N2 N3 EN_L +5V D0_L D7_L D8_L D15_L 用74x138设计4-16译码器 思路： 16个输出需要 片74x138？ Y0 Y7 A B C G1 G2A G2B Y0 Y7 A B C G1 G2A G2B U1 U2 任何时刻只有一片在工作。 4个输入中， 哪些位控制片选 哪些位控制输入 思考：用74x138设计 5-32 译码器 32个输出需要多少片74x138？ 控制任何时刻只有一片工作 —— 利用使能端 5个输入的低3位控制输入 5个输入的高2位控制片选 —— 利用 2-4 译码器 输入：BCD码 输出：十中取一码 Y0 Y9 I0 I1 I2 I3 多余的6个状态如何处理？ 输出均无效：拒绝“翻译” 作为任意项处理 ——电路内部结构简单 二-十进制译码器 0 0 0 0 0 0 0 1 0 0 1