用VHDL设计数字系统2.ppt

在结构体的描述中，需要描述信号temp_sum，所以在结构体首部声明了信号： SIGNAL temp_sum：Bit； 结构体中有3个信号赋值语句： temp_sum = a XOR b AFTER 20 ns； sum = temp_sum XOR c_in AFTER 20 ns； c_out =（a AND b）OR（temp_sum AND c_in）AFTER 22ns； 它们都是并行语句，分别描述了U1、U3以及U2、U4和U5，书写上没有先后顺序。 MOD、REM： 左右操作数同为整数类型，运算结果的类型与操作数相同； MOD的结果符号与右操作数相同，REM的结果符号与左操作数相同。 如果要使表达式可被综合，参与取模和取余运算的操作数应当是2的整数次幂。 ** ： 左操作数为整数或者实数类型，但右操作数必须是整数类型，结果的类型与左操作数相同；只有当左操作数为实数类型时，右操作数才可以为负整数。 4个移位运算符（SLL、SRL、SLA、SRA）和2个循环移位运算符（ROL、ROR）是VHDL’93引入的新运算符，其移位运算如图2.4所示。 Left Right Left Right SLL: 值舍弃 填充值 SRL: 填充值 值舍弃 SLA:值舍弃 SRA: 值舍弃 ROL: ROR: ?图2.4 移位运算符操作示意图 移位运算的左操作数必须是元素类型为Bit或者Boolean的一维数组，右操作数必须是整数类型，结果的类型与左操作数类型相同；移位次数为右操作数的绝对值，该值为0时，无任何动作。 2个逻辑移位运算（SLL和SRL）中的填充值，定义为数组元素类型的属性’Left的值，对于Bit_Vector类型，填充值为‘0’,对于Boolean类型，填充值为False。 在逻辑运算中，除了NOT是一元运算以外，其余均为二元运算。 逻辑运算的操作数为Bit或者Boolean类型，结果的类型不变；操作数也可以是元素类型为Bit或者Boolean的、同样长度的一维数组，运算施加于每个数组的相应元素，结果为长度相同的数组。 在VHDL的逻辑运算表达式中，没有通常软件编程语言中运算自左至右的优先顺序，因此，在一个逻辑表达式中，不允许不用括号把多个逻辑运算符结合在一起。只有当一个逻辑表达式中仅有多个AND或者OR或者XOR或者XNOR运算符，改变运算顺序不会导致结果的改变，此时可以省略括号。 下面是一些合法和非法的逻辑表达式例子： r = a AND b AND c； -- 合法 r = a OR b OR c； -- 合法 r = a XOR b XOR c； -- 合法 r = a XNOR b XNOR c； -- 合法 r = (a AND b) OR (NOT c AND d)； -- 合法，NOT运算比其它逻辑运算的优先权高 r = a NAND b NAND c； -- 非法 r = a NOR b NOR c； -- 非法 r = a AND b OR c； -- 非法 6个关系运算（=、/=、、=、、=）均为二元运算，其左、右操作数类型必须相同，其运算结果为Boolean类型。 等号和不等号的操作数可以是文件类型以外的任何数据类型，其它关系运算符的操作数必须是标量类型，或者是元素类型为离散类型（整数类型或枚举类型）的一维数组。当操作数是一维数组时，左、右操作数的位长度可以不同，因为比较过程是自左至右逐位进行比较的，当2个数组中长度较短的数组的所有位比较完毕后，比较过程结束，所以其比较结果实际上是长度较短的数组与长度较长的数组的左边一部分位的比较结果。