存储体系和结构资料.ppt

2012.10 北京理工大学计算机学院 5.4 主存储器的连接与控制 从地址分布来看，这8KB存储器实际上占用了CPU全部的空间（1MB）。每片2K×8的存储芯片有1/4M=256K的地址重叠区。 0000H 00000H 07FFH 007FFH 0FFFH 00FFFH 17FFH 017FFH 1FFFH 01FFFH 027FFH 0800H 1000H 1800H 00800H 01000H 01800H 02000H 0 1 2 3 0 1 2 3 0 1 2 3 2K 2K 2K 2K 2K 2K 2K 2K 8K×8存储器 1M×8存储空间 … 8K 8K 2012.10 北京理工大学计算机学院 5.4 主存储器的连接与控制 令未用到的高位地址全为0，这样确定的存储器地址称为基本地址，本例中8K×8存储器的基本地址即00000H～01FFFH。部分译码法较全译码法简单，但存在地址重叠区。 2012.10 北京理工大学计算机学院 5.4 主存储器的连接与控制 5.4.3 主存储器和CPU的连接 1.主存和CPU之间的硬连接 主存与CPU的硬连接有三组连线：地址总线（AB）、数据总线（DB）和控制总线（CB）。此时，我们把主存看作一个黑盒子，存储器地址寄存器（MAR）和存储器数据寄存器（MDR）是主存和CPU之间的接口。MAR可以接受来自程序计数器的指令地址或来自运算器的操作数地址，以确定要访问的单元。MDR是向主存写入数据或从主存读出数据的缓冲部件。 2012.10 北京理工大学计算机学院 5.4 主存储器的连接与控制 主存容量 2k字 字长 n位 地址总线 数据总线 Read Write MFC k位 n位 CPU MDR MAR 2012.10 北京理工大学计算机学院 5.4 主存储器的连接与控制 2.CPU对主存的基本操作 CPU与主存的硬连接是两个部件之间联系的物理基础，而两个部件之间还有软连接，即CPU向主存发出的读或写命令，这才是两个部件之间有效工作的关键。 CPU对主存进行读/写操作时，首先CPU在地址总线上给出地址信号，然后发出相应的读或写命令，并在数据总线上交换信息。 2012.10 北京理工大学计算机学院 5.4 主存储器的连接与控制 (1)读 读操作是指从CPU送来的地址所指定的存储单元中取出信息，再送给CPU，其操作过程是： 地址→MAR→AB CPU将地址信号送至地址总线 Read CPU发读命令 Wait for MFC 等待存储器工作完成信号 ((MAR))→DB→MDR 读出信息经数据总线送至CPU 2012.10 北京理工大学计算机学院 5.4 主存储器的连接与控制 主存容量 2k字 字长 n位 地址总线 数据总线 Read Write MFC k位 n位 CPU MDR MAR MAR MDR 2012.10 北京理工大学计算机学院 5.4 主存储器的连接与控制 (2)写 写操作是指将要写入的信息存入CPU所指定的存储单元中，其操作过程是： 地址→MAR→AB CPU将地址信号送至地址总线 数据→MDR→DB CPU将要写入的数据送至数据总线 Write CPU发写命令 Wait for MFC 等待存储器工作完成信号 2012.10 北京理工大学计算机学院 5.4 主存储器的连接与控制 主存容量 2k字 字长 n位 地址总线 数据总线 Read Write MFC k位 n位 CPU MDR MAR MAR MDR 2012.10 北京理工大学计算机学院 5.4 主存储器的连接与控制 由于CPU和主存的速度存在着差距，所以两者之间的速度匹配是很关键的，通常有两种匹配方式：同步存储器读取和异步存储器读取。上面给出的读/写基本操作是以异步存储器读取来考虑的，CPU和主存间没有统一的时钟，由存储器工作完成信号（MFC）通知CPU存储器工作已完成。 对于同步存储器读取，CPU和主存采用统一时钟，因为主存速度较慢，所以CPU与之配合必须放慢速度。在这种存储器中，不需要存储器工作完成信号。 2012.10 北京理工大学计算机学院 5.4 主存储器的连接与控制 5.4.4 PC系列微机的存储器接口 数据总线一次