低功耗袁军详解.ppt

电路级低功耗设计 在电路级设计阶段，通过更改电路结构来降低功耗。例如， 改变电路结构，降低信号摆幅； 在存储器设计中，为减少缓存漏电，可以采用数据保持门控接地、动态阈值SRAM等。 * 物理级低功耗设计 在物理级，进行低功耗设计的基本原则是： 对于设计中翻转活动很频繁的节点，采用低电容的金属层进行布线； 使高翻转率的节点尽可能地短； 对于高负载的节点与总线，采用低电容的金属层； 对于特别宽的器件，采用特殊的版图技术，以得到更小的漏极结电容。 * 总结 各种优化层次的功耗改善 * 总结 在IC设计中，总的来说，功耗和性能往往是相互矛盾的，高性能伴随着高功耗。低功耗设计的目标就是采用各种优化技术和方法，在性能和功耗之间找到最佳的结合点，在保证总体性能的前提下，在两者之间进行权衡。 实践证明，按照自顶向下的电路设计方法，在不同设计层次上对功耗进行优化时，改善的程度是不同的：设计层次越高，优化所能达到的效果越好。 * 静态功耗 漏电流 Leakage Current 但在实际当中，由于扩散区和衬底形成的PN结上存在反向漏电流，产生电路的静态功耗。静态功耗为 漏电流由亚阈值晶体管操作引起，并与器件工艺相关 大量的静态漏电流说明设计存在严重问题 * 短路功耗 短路功耗 Short-Circuit Power Dissipation 开关过程中，电流从电源(VDD)流向地(GND)产生的功耗。 CMOS电路在“0”和“1”的转换过程中，P、N管会同时导通，产生一个由Vdd到VSS窄脉冲电流，由此引起功耗。 在输入波形为非理想波形时，反相器处于输入波形上升沿和下降沿的瞬间，负载管和驱动管会同时导通而引起功耗 * 动态功耗 动态功耗 Dynamic Power Dissipation 动态功耗产生于逻辑门开关过程中 动态功耗是与频率相关的 动态功耗是CMOS器件功耗的主要来源 动态功耗约占CMOS电路总功耗的90% α 节点开关活动性； C节点开关电容；VDD 电源电压；f 频率 * 动态功耗的影响因素 电源电压 如果可能的话，降低电源电压是最有效和最简单的降低功耗的方法 节点开关活动性 可以通过统计估计或仿真确定 减少无用的跳变数量 节点开关电容 可通过统计模型估计或从实际版图中测量 缩短互连线长度、使用面积更小的器件 * 动态功耗的影响因素 频率 降低频率是低功耗设计中的一个主要问题 时钟是频率参数的主要影响因素 总线互连信号等也会增加节点开关活动频率 * CMOS电路的功耗来源 通常情况下静态功耗占总功耗的1%以下，可以忽略不计，但如果整个系统长时间处于休眠状态，这部分功耗需要进行考虑。 短路功耗在整个CMOS电路的功耗中只占很小的一部分，对于转换时间非常短的电路，Pshort所占的比例可以很小，但对于一些转换速度较慢的电路Pshort可以占到30%左右，平均大约在10%左右。 一般情况下，动态功耗Pdynamic占整个功耗的比例大约为70%~90%。 有些文献将CMOS电路的功耗简单的分为两类：静态功耗和动态功耗。 * 影响功耗的因素 从动态功耗的表达式可看出，在不影响电路性能，即不降低工作频率的前提下，功耗主要取决于3个因素： 工作电压 负载电容 开关活动性 因此功耗优化主要从减小K、CL和Vdd三方面着手。 值得注意的是功耗优化是一个整体，单单考虑某一方面是不够的。 Pdynamic=KCLVdd2f * 影响功耗的因素 电源电压的选择： 降低电源电压将使功耗下降。 但是对于一定的工艺水平（具有确定的阈值电压），降低电源电压将使电路性能下降，当电源电压降低到接近P和N管的阈值电压之和时，延迟时间急剧增大。在较大的电压下，电路速度几乎与电源电压无关。 为提高速度，希望在保证器件可靠性的前提下采用尽可能高的电压，为降低功耗，又希望选择尽可能低的电压。 要解决这个矛盾，可以在一个芯片内采用多种电压，对影响速度的关键电路选择较高的电压，对大部分非关键电路则选择用减低的电压。 * 影响功耗的因素 负载电容： 在CMOS电路中电容主要由两方面构成： 器件栅电容和节电电容，它们和器件工艺有关。 连线电容。 改进电路结构，减少所需MOS管数目是减小负载电容、降低功耗的重要途径。 采用动态CMOS电路可简化电路。 采用互补传输晶体管逻辑（CPL），不仅可以简化电路，还可提高速度。 随着工艺的发展，布线电容已经超过器件电容 为了减小电容，在工艺方面可以选择小的器件，物理设计时减小连线长度。 * 影响功耗的因素 开关活动性： 在CMOS电路中，功耗和开关活动性息息相关。 若信号活动性为0，即使负载电容很大，它也不消耗能量。 开关活动性和数据频率f 以及开关活动率k有关：f 描述单位时间内信号到