天津大学数字集成电路第六讲动态CMOS组合电路分析报告.pptVIP

第六讲动态CMOS组合电路 天津大学电信学院电子科学与技术系 史再峰 动态CMOS与静态逻辑的比较 在静态电路中在任何时候（除去翻转时）输出总是通过低阻路径连至GND 或VDD 扇入（fan-in） 为n 时要求2n 个(n个N-型+n个P-型) 晶体管 动态电路依靠把信号值暂时存放在高阻抗节点的电容上。 需要n+2个(n+1个N-型+ 1 个P-型) 晶体管 动态逻辑门 对输入输出的要求 一旦动态门的输出被放电，它直到下一个预充电阶段之前不可能再次被充电。 动态门的输入在求值期间最多只能有一次翻转。 （对nlogic 为低至高过渡） 在求值期间或求值之后输出可以处于高阻态(PDN off), 状态存放在负载电容CL 上。 动态门的Logic Effort 动态门的特点（以N-logic为例） 逻辑功能仅由PDN 实现（紧凑） 晶体管的数目是N + 2（静态互补CMOS 需2N 个晶体管） 输入电容与伪NMOS 逻辑相同 全摆幅输出(VOL = GND 及VOH = VDD) 无比逻辑–器件尺寸不影响逻辑电平 上拉速度改善，下拉时间变慢 快速的开关速度，(NOR门的逻辑努力是2/3，比静态门5/3小许多) 输入电容Cin小，作为负载被驱动时，对驱动器的负载电容小 无短路电流Isc, 因此由PDN 提供的电流均用来使CL放电 输入只允许在预充电阶段变化，在求值阶段必须保持稳定 对nl