数字电路课程设计展示3.pptVIP

数字电路 N位数的流水ALU设计 展示报告 组长：朝鲁 （2803003021）组员： 单炎 （2802003004） 周江 （2801305029 邓畅霖（2801309006） 刘坤禹（2801304013） 一：实验题目：N位数流水ALU设计 二：实验内容（含扩展内容）： 设计一个具有N位的流水ALU，做到有符号数整数运算，包括加法，减法，乘法，移位，逻辑运算。做到具有一定的流水功能，使得实验数据准确发送，准确接收，并尽可能的提高指令周期。 实验步骤： 本次实验本着“由底到顶”的设计原则进行设计，对各部分的component进行设计，最后构成顶层文件，并做到在每一步都严格验收检查波形，确保整个实验的成功。 在分开设计之前，对各部分component的要求大概定制如下 generic ( N:natural ); port ( clk,rst :in std_logic; data_a: in std_logic_vector (N-1 downto 0); data_b: in std_logic_vector (N-1 downto 0); en : in std_logic; result: out std_logic_vector (N-1 downto 0) ---此处因设计而不同 ); 这样便方便了最后设计的综合 1：加法器部分： 本部分总共两级流水，但是由于采用了N位的运算，就涉及到了生成语句的使用。 其中的流水部分，可以通过算法变得更多级，但是会造成很大的数据延迟，故折中考虑采用了两级流水。 按要求： 在行波进位加法器中加入一级流水线； 寄存器输出； N位加法器为防止溢出，需进行符号位扩展； 输入输出均为符号数 代码如下 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity Adder is generic ( N:natural ); port ( clk,rst :in std_logic; data_a: in std_logic_vector (N-1 downto 0); data_b: in std_logic_vector (N-1 downto 0); en : in std_logic; result: out std_logic_vector (N downto 0) ); end Adder; architecture Behavioral of Adder is component pipe port( clk:in std_logic; en :in std_logic; rst:in std_logic; din:in std_logic; dout:out std_logic ); end component; signal pipeA_ff,pipeB_ff:std_logic_vector (N-1 downto(N/2)); signal pipe1_ff :std_logic_vector ((N/2-1) downto 0); signal pipe2_ff :std_logic_vector (N downto 0); signal C :std_logic_vector (N downto 0); signal pipeC :std_logic; begin adder: ---全加器的连接 for i in 0 to N generate zero_bit: if i=0 generate pipe1_ff(i)=data_a(i) xor data_b(i); c(i) = (data_a(i) AND data_b(i)) OR (data_a(i) AND 0) OR (0 AND data_b(i)); end generate; N_half_bit: if i=N/2 generate pipe2_ff(i)=pipeA_ff(i) xor pipeB_ff(i) xor pipeC; c(i) = (pipeA_ff(i) AND pipeB_ff(i)) OR (pipeA_ff(i) AND pipeC) OR (pipeC AND pipeB_ff(i)); end generate; N_bit: if i=