纳米级IC设计中制造工艺对电路性能的影响资料.pptVIP

Himax Proprietary Confidential Drive for better vision 0 51 102 27 101 183 255 203 109 204 204 153 233 9 25 120 130 130 134 211 226 Drive for better vision Himax Technologies, Inc. 奇景光電股份有限公司 Drive for better vision 納米級IC設計中制程對電路性能的影響 * 在如今的IC產業中，CMOS制程對IC design的影響越來越大。在180nm以上可以忽略的制程影響，在制程發展下尤其是進入90nm、65nm節點后，制程所帶來的影響成為IC design中不可忽視的因素。本文重點介紹制程帶來的兩個重要效應：WPE、STI。本次讀書會的目的在於進行circuit design和layout design時，如何減小或者儘量避免這兩種效應的方法，并給出相關的建模方法及量化公式供設計參考。 在進行well-ion-implant阱離子注入時，少部份本應被光阻阻擋的離子由於碰撞，散射注入well內，因此在阱邊緣的濃度變大。結果就是，阱內離子濃度隨著距離中心遠近呈現出濃度梯度，這種不均勻造成MOS管閾值電壓Vth、體效應參數gamma、遷移率u等的改變，這就是WPE(Well Proximity Effect). * What is WPE ? * WPE modeling s: spacing to a well edge SCref: a reference well edge to gate edge length f(A)描述s較大時的狀況， f(B)、f(C)是s较小时的修正. 傳統的BSIM3 SPICE Model並未把WPE/STI估算進去，但是目前BSIM4 SPICE Model對先進制程中的MOS model都加入了關於WPE的寄生參數SCA/SCB/SCC，以便參數化WPE對device特性的影響。這三個參數是上述三個方程式的平均值，通過對gate area(L *W)進行積分運算得到。 下列三個方程式，已經被證明符合WPE modeling的經驗數值. （J. Watts, K.-W. Su, and M. Basel, “Netlisting and modeling well-proximity effects,” IEEE Transactions on Electron Devices, vol. 53, no. 9, pp. 2179-2186, September 2006.) S為MOS到well edge的垂直距離. 從公式可以看出，SCA/SCB/SCC僅與device的形狀和到well四邊的垂直距離有關。 對閾值電壓Vth、body effect參數gamma、遷移率u的影響. 某90nm制程下，WPE对于Vth影响. What is STI? STI(Shallow Trench Isolation)，當IC制程發展到0.25um以下時，傳統的LOCOS由於諸多缺點而被新的隔離方式STI替代，STI是利用高度各向異性反應離子刻蝕，在硅表面切出一個幾乎垂直的凹槽，然後其側壁被氧化，淀積多晶硅填滿凹槽剩餘部份。 Process flow: 鳥嘴效應 平坦化差 场氧层变薄 窄溝道效應 應力誘發缺陷 但是STI也非完美，在挖槽和填充時會產生應力問題，由於S/D擴散區到MOS管的距離不同，應力對MOS管的影響也會不同。所以，對於相同W L的MOS管，對應的S/D長度不同而有可能造成器件性能的不同。 STI stress對器件性能有重要影響，特別是Idsat和閾值電壓Vth，因此在器件仿真必須加入，而MOS管的特性與layout design同樣息息相關。 通過一組實驗數據看STI stress對於MOS漏端電流Ids的影響。橫軸是不同Vgs值，測試STI stress對於PMOS和NMOS的Ids的影響。制程為0.13um，PMOS、NMOS均為3V device，L=0.6um，W=24um，并設定Sa=Sb。 從結果可以看出，當Vgs增大時，STI stress對於PMOS與NMOS的影響正好相反。PMOS管的電流隨Sa(Sb)增大而變小；NMOS管的電流隨Sa(Sb)的增大而增大。 LOD(Length Of Diffusion) effect How to reduce WPE/STI ? 在circuit design階段(尚未進行layout design)時，我們并不能準確預測到完成后的layout會對電路性能帶來怎樣的影響。在這個階段，如何儘量避免這些效應呢？在此，對於電路