3CADENCE软件环境摘要.ppt

* * 8）差分的匹配版图（二） 使用单位电阻 3. 匹配 3.5 电阻 3. 匹配 3.5 电阻--叉指结构 使用单位电容 3. 匹配 3.6 电容 3.6.1电容匹配 3. 匹配 3.6 电容 3.6.2电容匹配 右图为一个电容中心版图的布局。一片容性组由比率为1：2：4：8：16的电容组成，右图的布局方法使全局误差被均化。 1：2：4：8：16的电容匹配版图 3. 匹配 3.7 匹配规则 1）把匹配器件相互靠近放置； 2）使器件保持同一个方向； 3）选择一个中间值作为你的根器件； 4）采用指状交叉方式； 5）用虚设器件包围起来； 6）四方交叉你的成对器件； 7）匹配你布线上的寄生参数； 8）使每一样东西都很对称； 9）使差分布线一致； 10）使器件宽度一致； 11）总是与你的电路设计者交流； 12）注意邻近的器件； 4. 寄生效应 4.1 寄生的产生 1）两种材料之间会有寄生电容 2）电流流过之处会有寄生电阻 3）高频电路导线具有寄生电感 4）器件自身也有寄生效应 5）影响电路的速度，改变频响特性 4.2 寄生电容 1） 金属与衬底之间的平板电容 最重要的寄生问题 通过衬底耦合到其它电路上 2）金属线之间的平板电容 3）金属线之间的边缘电容 4.2 寄生电容 4） 特定的工艺中，随着金属层次越高，最小宽度越大。 M1离衬底最近，单位面积电容越大。M4走供电总线，M3用作二级供电，如下图所示M2的寄生电容最小。 根据设计要求选择最小寄生电容层次 当层次离衬底越来越远时单位面积的电容越来越小，但最小宽度却在增大。 4.2 寄生电容 4.2.1 减小寄生电容的方法 寄生电容＝金属线宽×金属长度×单位面积电容 1）敏感信号线尽量短 2）选择高层金属走线 最高层金属，离衬底最远，单位面积电容最小 3）敏感信号彼此远离 4）不宜长距离一起走线 5）电路模块上尽量不要走线 6）绕开敏感节点 4.3 寄生电阻 1）每根金属线都有寄生电阻（对于版图电流超过0.5mA就应该留意它的线宽、drop的影响） 2）如下图：我们希望这根导线能承载1毫安的电流，金属最小宽度是2um，当电流流过这一长导线时，它上面的压降是多少？电路要求10mv的电压降？如何改进？ 2.1）IR Drop一般不要超过10mv，这意味着导线增加5倍。 3）电源布线时尤其要注意 金属层是每方块50毫欧=0.05欧 长/宽=方块数 4）可以根据19毫安的总电流来确定整条导线的尺寸。对 这条导线采用每微米0.5毫安，需要的导线宽度为38微米才可靠。（用总电流安培数除以每微米安培数19/0.5） 沿整条路径都布置很粗的供电方案 使导线沿路径逐渐变细可节省面积 4.3 寄生电阻 4.3.1 减小寄生电阻 寄生电阻＝（金属长度/金属宽度）×方块电阻 1）加大金属线宽，减小金属长度 2）如果金属线太宽，可以采用几层金属并联走线 M1M2M3三层金属并联布线，总的寄生电阻减小1/3 4.4 减小CMOS器件寄生效应 将晶体管裂开，用多个手指（finger）并联取代 4.5 天线效应 1）天线效应：在工艺干法刻蚀时会在晶片表面淀积电荷，暴露的导体可以收集能够损坏薄栅介质的电荷，这种失效机制称为等离子致损伤/天线效应。 2）解决天线效应的方法： 金属跳层 用PN结将其电荷引入衬底 4.6 闩锁效应 1. Latch up 是指cmos晶片中, 在电源power VDD和地线GND之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流。 2. Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路。 3. 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大。 4. Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一。 5. Latch up 的原理分析(一) CMOS INV与其寄生的BJT截面图 寄生BJT形成SCR的电路模型 B到c的增益可达数百倍 6. Latch up 的原理分析(二) Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数