VHDL入门概要.ppt

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * (3)进程必须由敏感信号的变化来启动 进程既可以通过敏感信号表中的敏感信号的变化来启动,也可以由满足条件的显式的WAIT 语句来启动。遇到不满足条件的WAIT语句后被挂起。 (1)进程必须定义显式或隐式的敏感信号。 (2)但是在一个使用了敏感表的进程(或由该进程所调用的 子程序)中不能含有任何WAIT语句。 注意 (4)进程语句本身是并行语句 进程语句引导的属于顺序语句,但同一结构体中的不同进程是并行运行的，或者说是根据相应的敏感信号独立运行。 【例6-19】 ENTITY mul IS PORT (data_ a, data_ b, data_ c, selx, sely : IN BIT; data_out : OUT BIT ); END mul; ARCHITECTURE ex OF mul IS SIGNAL temp : BIT; BEGIN p_a : PROCESS (data_ a, data_ b, selx) BEGIN IF (selx = 0) THEN temp = data_ a; ELSE temp = data_ b; END IF; END PROCESS p_a; p_b: PROCESS(temp, data_ c, sely) BEGIN IF (sely = 0) THEN data_out = temp; ELSE data_out = data_ c; END IF; END PROCESS p_b; END ex; (5)信号是多个进程的通信线 多个进程能并行同步运行,进程间的通信是通过信号实现的。 任一进程的进程说明部分不允许定义信号。 (6)一个进程只允许描述对应于一个时钟信号的同步时序逻辑 时序电路必须由进程中的顺序语句描述,而此顺序语句必须由不完全的条件语句构成。尽管在同一进程中可顺序放置多个条件语句,但是只能放置一个含有时钟边沿检测语句的条件语句。 图6-19 例6-19的综合结果 1、固有延时(惯性延时) 任何电子器件都存在的一种延时特性。 在VHDL仿真和综合器中,固有延时是默认的延时,称为δ延时。 z = x XOR y AFTER 5 ns ; z= x XOR y ; 2、传输延时 与固有延时相比,不同在于传输延时表达的是输入与输出之间的一种绝对延时。不考虑信号持续的时间,仅仅表示信号传输延迟了一个时间段。 z = TRANSPORT x XOR y AFTER 10 ns ; 仅针对行为仿真,综合器忽略AFTER后的所有延时设置。 6.6 仿真延时 3、仿真δ 思考题 2、用VHDL语言设计一个十二进制同步计数器，且计数器具有异步复位端，计数允许端。 d0 d1 d3 CLR CLK EN QA QB QC QD COUNT d2 CLR CLK EN 1、用VHDL语言设计以下组合逻辑门电路。 A B C D Y + ＆ ＆ 3、设计一个奇偶校验电路。该电路有32个输入信号a（31）~a（0），一个输出信号y，当a（31）~a（0）中有奇数个1时，y输出为1；有偶数个1时，y输出为0。 4、设计一个求补电路，输入为a（0）~a（7），输出为b（0）~b（7），其中 a（7）和b（7）为符号位。 5 、设计一个双向移位寄存器。该寄存器的示意图和功能表如下图所示： q(7) q(6) q(5) q(4) q(3) q(2) q(1) q(0) d(7) d(6) d(5) d(4) d(3) d(2) d(1) d(0) clr load clk sr dir sl shifter 输 入 输 出 clr dir load clk q(7) q(6) q(5) q(4) q(3) q(2) q() q(0) 0 x x x 0 0 0 0 0 0 0 0 1 x 0 d(7) d (6) d(5) d(4) d(3) d(2) d(1) d(0) 1