数字集成电路第一章分析报告.ppt

* 功耗 瞬态功耗： p(t) = v(t)i(t) = Vsupplyi(t) 峰值功耗： Ppeak = Vsupplyipeak 平均功耗： * 能量和能量－延时积 功耗－延时乘积（PDP）=E = 每次操作的耗能 = Pav ? tp 能量－延时乘积（EDP） = 门的质量衡量 = E ? tp * 设计关注问题 数字集成电路设计方法的演变 手工制作?设计自动化 基于单元库和IP核、自上而下的层次化设计 设计抽象是关键?“黑盒子”或“模型” 参数简化，但足以精确到满足上一层设计需要 “分而治之”方法?降低处理复杂度 不直接面临众多晶体管，而是一组复用的单元 加法器例子： 预设计好?模型?用于上层设计 模型参数可精确刻画行为 * 设计关注问题 自上而下的层次化设计流程 系统结构级 算法：C++、matlab 模块级 RTL（ VHDL/Verilog 语言）：Synopsys / Mentor 门级（逻辑） 逻辑综合/时序/功耗分析：Synopsys 晶体管级（电路） 模拟电路分析：Cadence / Synopsys / Mentor 器件级（版图） 布局布线/验证/后仿真：Cadence / Mentor * EDA设计工具 RTL（ VHDL/Verilog 语言）： Modelsim — Mentor VCS — Synopsys VerilogXL — Cadence 逻辑综合/自动布局布线 DesignCompiler — Synopsys Astro — Synopsys SiliconEncounter — Cadence Magma 晶体管电路仿真 Hspice/Starsim — Synopsys Spectra — Cadence Eldo — Mentor 后端设计/验证 Icfb/Dracula — Cadence Calibre — Mentor * 设计关注问题 模拟设计自动化？ 有效模型困难 参数众多 工艺依赖性 连续信号 单元电路结构各异 单元库数目庞大，复用效率低 * 设计关注问题 设计自动化引出的问题 数字设计人员了解数字集成电路设计是否必要？ 门和模块是否是最小的设计实体？ 亦即寄生和晶体管不再要考虑？ 答案 有必要了解电路设计、需考虑寄生和晶体管细节 理由 在设计单元/模块库时需要 建立精确的单元/模块模型 深入了解器件内部物理特性 * 设计关注问题 理由（续） 工艺换代迅速，需重更新单元库的设计 单元库无法简明直接随工艺转换 设计高性能微处理器时 全定制?基于单元库的自动化设计 高速寄存器文件 工艺先导的电路性能需人工干预 大容量存贮器，DRAM/Flash/… * 设计关注问题 理由（续） SoC规模、速度、功耗日增 互联线寄生引入延时、面积和功耗不可忽略，需人工干预 工艺按比例缩小时，显露出的全局布线问题 同步时钟的偏离和电源网络的压降分布等 随电路规模不断增加而带来的功耗问题 需了解电路结构的细节才能优化 互联、器件寄生 制造好的电路若偏离仿真，需了解原因时需要道理知识 工艺偏离？封装电感？时钟不理想？ * 设计关注问题 自动化与人工设计结合的必要性 单元库/宏单元有效模型的构造 工艺迁移1代/2年 尖端工艺对高性能设计的挑战 低电压电源分布网络 苛刻噪声容限/速度 高频时钟互连网络 偏斜/互扰/EMI/低功耗 可靠性 ESD/Latch-up * 2010年的硅集成电路 芯片面积：2.5 ? 2.5 cm 电源电压：0.6 V CMOS工艺：45nm * 小结 数字集成电路经历了很长历史 几十年后，依然又发展潜力 有趣的挑战 明了挑战和可能的解决方法 决定数字设计质量的衡量方法 成本，可靠性，速度，功耗 EE141 * EE141 * EE141 * EE141 * * 不仅仅是微处理器… 移动电话 Analog Baseband Digital Baseband (DSP + MCU) Power Management Small Signal RF Power RF 数字蜂窝电话市场 (出货量) 1996 1997 1998 1999 2000 Units 48M 86M 162M 260M 435M (Texas Instruments数据来源) * 数字集成电路：面临设计挑战 “微观问题” 超高速设计 互联 噪声，串扰 可靠性 可制造性 功耗 时钟分布 … Everything Looks a Little Different “宏观问题” 产品上市周期 千万门级 高层次抽象 可复用IP：可移植性 可预测性 . . . …and There’s a Lot of Them! * 产率发