数字系统设计第一部分分析报告.pptVIP

  1. 1、本文档共47页,可阅读全部内容。
  2. 2、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。
  3. 3、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  4. 4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  5. 5、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  6. 6、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  7. 7、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  8. 8、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
课程信息: 课程要求 课堂 1.不准迟到、不准旷课(三次旷课不能参加考试)  2.不准讲话、接打电话、发短信、听音乐 使用教材: 参考书目: 课程内容安排: 第一部分 数字系统设计概论 ※系统设计层次的划分: ▲ 原理图设计输入方式 使用元件符号和连线来描述设计,符号(符号取自器件库)通过信号线连接在一起,构成电路原理图。 优点:直观、形象,适于描述连接关系和接口关系; 缺点:通用性、可移植性较弱; 局限:如果所设计系统的规模比较大,或设计软件不能提供设计者所需的库单元时,这种方法就显得受限制了。 1、设计输入 是将所设计的电路按开发软件要求的某种形式表达出来,并输入到相应软件中的过程。最常用的是原理图方式和HDL 文本方式两种。 用74LS161实现十进制加法计数器 ▲HDL的设计输入方式 HDL (Hardware Description Language,硬件描述语言):是可以描述硬件电路的功能、信号连接关系及定时关系的语言。 利用这种语言,数字电路系统的设计可以从上层到下层(从抽象到具体)逐层描述自己的设计思想,用一系列分层次的模块来表示极其复杂的数字系统。 然后,利用电子设计自动化(EDA)工具,逐层进行仿真验证,再把其中需要变为实际电路的模块组合,经过自动综合工具转换到门级电路网表。 接下去,再用CPLD/FPGA自动布局布线工具,把网表转换为要实现的具体电路布线结构, 最后生成想要的硬件。 ▲HDL的可移植性好,使用方便,但效率不如原理图;原理图输入的可控性好,效率高,比较直观,但设计大规模PLD时显得很烦琐,移植性差。 Verilog HDL语言是美国Gateway Design Automation公司 于1983年推出的, 1995年被采纳为IEEE标准。 目前,已成为IEEE标准的是VHDL语言和Verilog HDL语言。 VHDL (Very High Speed Integration Circuit HDL,超高速集成电路硬件描述语言):是于1985年由美国国防部的支持下正式推出的。1987年被采纳为IEEE标准。 两者共同点: 功能均很强大,是全方位的设计语言,包括从系统到电路设计的所有层次,可用来进行各种层次的逻辑设计,也可进行仿真验证、时序分析等等。 两者的差别: 由于Verilog HDL早在1983年就已推出,至今已有二十几年的历史,因而Verilog HDL拥有广泛的设计群体,成熟的资源比VHDL丰富。Verilog HDL与VHDL相比最大的优点是:它是一种非常容易掌握的硬件描述语言,而掌握VHDL设计技术就比较困难。一般认为Verilog HDL在系统级抽象方面比VHDL略差一些,而在门级开关电路描述方面比VHDL强得多。 综合有下面几种形式: 1)行为综合:将系统级的算法表示,行为描述转换到寄存器传输级(RTL), 即从行为描述到结构描述。 2)逻辑综合:从寄存器传输级(RTL)到逻辑门级(可包括触发器)。 3)版图综合:将逻辑门表示转换到版图表示,或转换到PLD配置网表表示。 2、综合 指的是将较高层次的设计描述自动转化为较低层次描述的过程。 综合器就是能够自动实现上述转换的工具。或者说,综合器是能够将原理图或HDL语言表达和描述的电路功能转化为具体的电路结构网表的工具。 * * 数字系统设计 任课教师:张彩荣 电气工程及自动化学院 email: crzhan163.com 办公室: 12#-403B(电工电子教研室) 总学时:40(其中有16学时的实验) 课程性质:专业选修课 考核方式:平时成绩(30%)+卷面成绩(70%) 出勤、听课情况、提问、作业、 实验操作、实验报告等 理论+实验 课后 1.认真复习 2.认真独立完成作业(三次不交作业不能参加考试) 3. 不会的内容抓紧时间解决 《数字系统设计与 Verilog HDL》 (第四版) 《数字系统设计与Verilog HDL》(第二版),王金明,电子工业出版社 《数字系统设计—Verilog实现》,夏宇闻 ,高等教育出版社 《现代数字系统设计》,侯伯亨,西安电子科技大学出版社 《复杂可编程逻辑器件与应用设计》,付慧生,中国矿业大学出版社 《 QUARTUS II verilog开发指导》 /download/tutorial_quartusii_intro_verilog-pdf-ic-73063.

文档评论(0)

ss55863378 + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档