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VHDL精华_process 时序逻辑电路 －－计数器 74LS138译码器 74LS138译码器-RTL 74LS138译码器-RTL 74LS138译码器-RTL 2bit二进制加法计数器 2bit二进制加法计数器 2bit二进制加法计数器 2bit二进制加法计数器 2bit二进制加法计数器 带复位、进位的10进制计数器 带复位、进位的计数器 带复位、进位的10进制计数器 带复位、进位的10进制计数器 带复位、进位的10进制计数器 带复位、进位的10进制计数器 毛刺 毛刺现象 消除毛刺干扰 毛刺特点 带复位、使能10进制计数器-消除毛刺 带复位、使能10进制计数器-消除毛刺 带复位、使能10进制计数器 带复位、使能10进制计数器 0~99计数 带复位、使能10进制计数器 作业： 同步清零、同步置数十进制计数器74LS162 1. CLEAR/LOAD 同步清零/预置，低有效 2. Din为数据预置端，Q是计数输出。 3. CY是进位位，高有效。 4. EN_T和EN_P为高时，CLK上升沿 允许计数。 5. EN_T 为低时，CY无效。 下节课内容： 1.分频器，2.元件例化 * * architecture Bhv of my38 is begin process(A,En) begin if(EN = 0) THEN y = b1111_1111; Else case A IS when 000 = y = b1111_1110; when 001 = y = b1111_1101; when 010 = y = b1111_1011; when 011 = y = b1111_0111; when 100 = y = b1110_1111; when 101 = y = b1101_1111; when 110 = y = b1011_1111; when 111 = y = b0111_1111; when others = y = XXXXXXXX; end case; end if; end process; end Bhv; when others = y = NULL; when others = y = b0111_1111; OUT = DATA [SEL] CLK Q 对时钟进行计数 输出：b00， b01 ，b10， b11，b00 0,1,2,3,0 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity Count_2b Is Port( clk: In std_logic; q: out std_logic_vector(1 downto 0 )); End; Architecture bhv Of Count_2b Is signal cnt: std_logic_vector(1 downto 0); Begin Process (clk) Begin If (clkEvent And clk = 1) then cnt = cnt + 1; End if; q = cnt; End Process; 16bit加法? 减法? 二进制计数器输出信号频率和clk频率关系？ t1 t2 t3 t4 Fclk/2 Fclk/4 CLK Q R CY Counter 二进制?位 计数器 Q CLK R 计数输出： 0，1，2，3，4，5，6，7，8，9，0 进位输出：计数＝0，CY=1 计数/＝0，CY=0 清零 sR CY 2^N 10 N 3 BIN Counter 清零 cnt r clk CY CY Architecture bhv Of Count Is signal cnt: std_logic_vector(3 downto 0); Begin Process (clk,r) Begin If (clkEvent And clk = 1) then If ( r = 1 or cnt = 9 ) then cnt = X0; else cnt = cnt + 1 ; End if; End if; End Process; 二进制计数器 十进制清零? Q = CNT; CY = 1
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