2.FPGA与CPLD结构原理.pptVIP

第2章 FPGA／CPLD结构原理 知识点概要： 1、掌握FPGA/CPLD的测试及配置方法。 2、了解FPGA/CPLD的基本结构及工作原理。 2.1 PLD概述 PLD（Programmable Logic Devices）是20世纪70年代发展起来的一种新的集成器件。 任何组合逻辑函数都可化为“与-或”表达式，同样任何时序电路都可由组合电路加上存储元件构成，由此，人们提出了一种基于乘积项的可编程结构。 后来，基于ROM工作原理，构造出基于SRAM查找表的可编程逻辑PGA（Programmable Gate Array） 1、发展历程 70年代 PROM 和PLA 器件 PAL 器件 80年代 GAL器件 FPGA器件 EPLD 器件 CPLD器件 90年代 内嵌复杂 功能模块 的SoPC 2、PLD分类 按集成度分（500门） 可编程逻辑器件（PLD） 简单PLD 复杂PLD PROM PLA PAL GAL CPLD FPGA 按结构分 乘积项结构器件（“与-或”阵列）-CPLD 查找表结构器件-FPGA 按编程工艺分： （1）熔丝（Fuse）器件 （2）反熔丝（Antifuse）器件 （3）EPROM (紫外线电可擦) （4）EEPROM (电可擦，如GAL） （5）SRAM(FPGA，将编程信息放RAM中,断电后编程信息丢失 ) （6）FLash快闪存储器件，优点是系统断电后编程信息不丢失 ，可多次编程 OTP（One Time Programming） PLD的互补缓冲器 PLD的互补输入 PLD中与阵列表示 PLD中或阵列的表示 阵列线连接表示 2.2 简单PLD结构原理 （1）PROM：或阵列可编程，与阵列固定，用于组合逻辑 （2）PLA：与、或阵列均可编程，软件算法复杂，速度下降 （3）PAL：或阵列固定，与阵列可编程 （4）GAL：电可擦除重复编程，或阵列固定，与阵列可编程，增加了OLMC（Output Logic Macro Cell） PAL（Programmable Array Logic）逻辑阵列示意图 逻辑宏单元 输入/输出口 输入口 三态控制 可编程与阵列 固定或阵列 GAL16V8结构图 CPLD - Complex Programmable Logic Device 一、基于乘积项的结构模块 2.3 CPLD结构与工作原理 以Altera公司的MAX3000A为例，包含五个主要部分： 逻辑阵列块（LAB） 宏单元 扩展乘积项 可编程连线阵列PIA I/O控制块 1、逻辑阵列块LAB 一个LAB由16个宏单元组成 对于每个LAB有下列输入信号： 来自作为通用逻辑输入的PIA的36个信号 全局控制信号 从I/O引脚到寄存器的直接输入通道 2、MAX3000A系列的单个宏单元结构 逻辑阵列 PRN CLRN ENA 全局 清零 共享 逻辑 扩展项 清零 时钟 清零选择 寄存器旁路 并行 扩展项 通往 I/O 模块 通往 PIA 乘积项选择矩阵 来自 I/O引脚 全局 时钟 Q D EN 来自 PIA的 36个信号 快速输入选择 2 3、扩展乘积项 保证在实现逻辑综合时，用尽可能少的资源得到尽可能快的工作速度 （1）共享扩展项 （2）并联扩展项 4、可编程连线PIA 不同LAB在PIA上布线，以构成所需的逻辑。 5、I/O控制块 允许每个I/O引脚单独被配置为输入、输出或双向工作方式。 一个N输入查找表 (LUT，Look Up Table)可以实现N个输入变量的任何逻辑功能。一个LUT就是一个RAM，即有4位地址总线的16×1的RAM，这样每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。 输入多于N个的函数、方程必须分开用几个查找表（ LUT）实现 输出 查找表 LUT 输入1 输入2 输入3 输入4 什么是查找表? 2.4 FPGA的结构原理 1、查找表单元内部结构 2、以Altera公司的FLEX系列FPGA为例： 嵌入式阵列EAB 逻辑阵列块LAB（一个LAB包括8个逻辑单元，进位链与级连链，连接相邻的LE） 逻辑单元LE（是实现逻辑的最基本的结构，每个LE包括一个LUT实现组合逻辑，一个触发器实现时序逻辑，和相关逻辑） I/O单元 1）FLEX 10K 系列的EAB EAB（Embbeded Arry Block）? （容量为2048