基于QUARTUS的EDA课程设计数字频率计的仿真剖析.doc

成 绩 评 定 表 学生姓名 班级学号 专 业 课程设计题目 评 语 组长签字： 成绩 日期 201年月日 课程设计任务书 学 院 专 业 学生姓名 班级学号 课程设计题目 实践教学要求与任务: 一、内容及要求： 利用所学的EDA设计方法设计数字频率计，熟练使用使用QUARTUSII应用软件，进一步学习使用VHDL语言、原理图等EDA设计方法进行综合题目的方法。 1调试底层模块并时序仿真 2.设计顶层模块并时序仿真 3.撰写课程设计报告，设计报告要求及格式见附件。 二、功能要求： 设计一个思维十进制的数字频率计。要求具有以下功能; 测量范围：1HZ~10HZ。 测量误差≤1／ 响应时间≤15s。 显示时间不小于1s。 具有记忆显示的功能。即在测量过程中不刷新数据。等数据过程结束后才显示测量结果。给出待测信号的频率值。并保存到下一次测量结束。 包括时基产生与测评时序控制电路模块。以及待测信号脉冲计数电路模块和锁存与译码显示控制电路。 工作计划与进度安排: 课程设计时间为10天（2周） 1、调研、查资料1天。 2、总体方案设计2天。 3、代码设计与调试5天。 4、撰写报告1天。 5、验收1天。 指导教师： 201年月日 专业负责人： 201年月日 学院教学副院长： 201年月日  目录 1.设计要求 2 2、设计目的 2 3.总体设计思路及解决方案 2 3.1相关知识 2 3.3、设计思路及解决方案 4 4.分层次方案设计及代码描述 5 4.1．底层程序源码 5 4.2顶层程序源码 10 5.各模块的时序仿真结果 12 6.设计心得 15 数字频率计课程设计 1.设计要求 设计一个四位十进制的数字频率计。要求具有以下功能： （1）测量范围：1HZ~10HZ。 (2) 测量误差≤1／ （3）响应时间≤15s。 （4）1s。 （5）具有记忆显示的功能。即在测量过程中不刷新数据。等数据过 程结束后才显示测量结果。给出待测信号的频率值。并保存到 下一次测量结束。 （6）包括时基产生与测评时序控制电路模块。以及待测信号脉冲计 数电路模块和锁存与译码显示控制电路。 2、设计目的 通过综合性课程设计题目的完成过程，运用所学EDA知识，解决生活中遇到的实际问题，达到活学活用，所学为所用的目的，进一步理解EDA的学习目的，提高实际应用水平。 本次设计的数字频率计具有精度高、使用方便、测量迅速、便于实现测量过程自动化等优点，是频率测量的重要手段之一。数字频率计主要包括时基产生与测评时序控制电路模块、待测信号脉冲计数电路、译码显示与锁存控制电路模块。 3.总体设计思路及解决方案 3.1相关知识 3.2 设计思路及原理图 数字频率计是一种用十进制数字显示被测信号频率的数字测量仪器.它的基本功能是测量方波信号及其他各种单位时间内变化的物理量。本数字频率计采用自顶向下的设计思想，通过闸门提供的1s闸门时间对被测信号进行计数及测出的被测信号的频率，测出的频率再通过译码器译码后输出给显示器显示。根据系统设计的要求，数字频率计的电路原理框图如下： 图3.1 数字频率计的电路原理框图 3.3、设计思路及解决方案 设计方案自顶向下设计，底层模块分时基产生与测评时序控制电路模块、待测信号脉冲计数电路模块、译码显示与锁存控制电路模块。 （1）时基产生与测评时序控制电路模块： 设计频率记得关键是设计一个测频率控制信号发生器（即时基产生与测评时序控制电路模块），产生测量频率 控制时序。控制时钟信号clk取为1Hz，二分频后即可产生一个脉宽为1s的时钟control-en ,以此作为计数闸门信号。当control-en为高电平时，允许计数；当control-en的下降沿时，应产生一个锁存信号，将计数值保存起来；锁存数据后，在下一个control-en上升沿到来之前对计数器清零，为下次计数做准备。 （2）待测信号脉冲计数电路模块 待测信号脉冲计数电路模块就是计数器，计数器以待测信号作为时钟，在清零信号clr到来时，异步清零；使能信号en为高电平时允许计数，为低电平时禁止计数。 （3）锁存与译码显示控制电路模块 锁存器在control-en下降沿到来时，将计数器的计数值锁存，这样就不会因为周期性的清零信号而不断闪烁了。 译码显示电路将计数器测得的BCD码数字转换为七段晶体管LED显示（0——9），显示出十进制的数字结果。 4.分层次方案设计及代码描述 4.1．底层程序源码 1、时基产生与测频时序控制电路模块的VHDL源程序 library ieee; use ieee.std_log