静态时序与设计验证剖析.ppt

 静态时序分析与设计验证 主 题 静态时序分析基础 静态时序分析 Altera FPGA时序的基本概念 用Quatus II进行时序分析并查看时序分析报告 在Quatus II中进行时序约束 主 题 设计验证 验证概念和意义 Testbench的概念 用Quatus II的仿真工具进行仿真 其他仿真工具  静态时序分析基础 时序分析概念 时序分析的目的 对设计进行时序的检查与分析 为何要进行时序分析？ 器件本身固有延时 互连线的延时 时序分析的类型 静态时序分析– Static Timing Analysis 套用特定的时序模型，针对特定电路分析其是否违反设计者给定的时序限制。STA是一种穷尽分析方法,用以衡量电路性能。它提取整个电路的所有时序路径,通过计算信号沿在路径上的延迟传播找出违背时序约束的错误,主要是检查建立时间和保持时间是否满足要求,而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分析的方法不依赖于激励,且可以穷尽所有路径,运行速度很快,占用内存很少 动态时序分析– Dynamic Timing Analysis 主要指的是门级仿真，这种方法主要应用在异步逻辑、多周期路径、错误路径的验证, 根据输入信号的向量进行动态的时序验证， 静态时序分析 衡量电路性能的分析技术 对所有的时序路径进行检查 计算信号沿在路径上的延迟 不依赖于激励 由软件执行 静态时序分析的对象 分析的路径 时钟分析 寄存器的建立/保持时序分析 输入输出延时 节点与节点间的延时 不同厂家的器件的分析路径会略有不同 时序模型 Timing Models 不同的器件有的不同的时序模型 FPGA厂家提供时序模型进行路径延时 的估计 时序约束 规范设计的时序行为，表达设计者期望满足的时序条件，指导综合、布局布线 -过紧的时序约束会延长编译时间 -不合理的约束可能会使工具停止工作 -利用时序分析报告来判断约束是否可行 在设计实现后，查看布局布线后静态时序报告判断是否达到预定的性能目标 -如果约束未满足，利用时序报告确定原因 为何要进行时序约束？ 设计工具不能自动实现获得最佳速度的布局和布线方式，因此需要用户设定性能目标，让工具去实现 用户设定的性能目标由时序约束体现 -时序约束提高设计性能的途径是将逻辑尽可能放的近，从而使用尽可能短的布线资源 时序收敛 在设计的过程中，为了达到时序要求，前端综合与后端的布局布线过程是反复的 时序在反复中延时逐渐变小，从而满足设计要求，这一个过程称为时序收敛 -通过对综合工具设置 -采用合适的优化技术 -修改布局布线 可以通过上述方式达到时序收敛  Altera FPGA 时序分析 的基本概念 D触发器的时序概念 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器； 保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能被打入触发器。? 数据稳定传输必须满足建立和 保持时间的要求，在某些情况下， 建立时间和保持时间的值可以为零。 PLD开发软件可以自动计算两个相 关输入的建立和保持时间 时序违例 亚稳态： 是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态。 时序违例是指时间不满足触发器的建立保持条件，会导致亚稳态的传播：会使这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去 对任何一种触发器，在时钟触发沿前后的一个小时间窗口内，输入信号必须稳定。 静态时序分析的原则 Altera PLD时序分析的基本概念 Clock setup Clock hold Tsu Th Tco Input Maximum delay Output Maximum delay Input minimum delay Output minimum delay Clock Setup (fmax) Worst-Case Clock Frequency 在不违反内部建立 (tsu) 和保持 (th) 时间要求下可以达到的最大时钟频率 fmax Analysis Details Clock