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学生学号：1049721403132 武汉理工大学 现代电路与系统 实验报告 研究生班级：电子与通信工程信研141 研究生姓名： 孔小莉 任课教师： 吕锋 2015年03月31日  PAGE \* MERGEFORMAT 10 实验一：仿真电路进行交流扫描分析 1.实验内容 对实验一图所示仿真电路进行交流扫描分析，求输出电压的分贝幅度率特性和相位频率特性曲线。曲线频率轴按10倍频程对数坐标从100Hz~1MHz变化。 实验一图1-1 2.实验原理 运算放大器利用其虚短、虚断的原理，其2、3输入端视为无电流流入，3端接地，则由虚短，2端也可视为接地，为0V，则C2与R1串联，再与C1并联，最后与R2串联，根据KCL定理可推导出V0与电源V1的关系： V1-V2R1=V2-V01jwc1+V21jwc2V21jwc1=-V0R1 可得： V0=1R1-2R2R1+j1wc1R1V1 3.实验内容及结果 电路仿真有多种软件可以实现，本实验我选择使用Multisim 12 进行仿真分析。该电路中含有交流电源、直流电源、电容、电阻、运算放大器等器件。 实验图如下图2-1所示,选择交流分析输出结果如图2-2所示。 图 2-1 实验仿真图 图2-2交流分析图 4.实验结果分析及结论 由实验结果图的幅频特性可以看出，输出电压的幅频特性曲线在100HZ~1MHZ之间有波峰和波谷出现，从100HZ开始幅值增大，在490Hz左右呈现出波峰，为最大值，之后随着频率的增大幅值下降，当频率增加到180kHz左右，V0输出最小，当频率继续加大，V0输出电压又会增大。而由相频特性可以看出在100HZ~1MHZ之间，相位偏移发生了变化，在100~400HZ及180KHZ至1MHZ相偏为-100度，在600HZ~110KHZ之间相偏为+100度。  实验二： 基于VHDL代码的频率计设计 1.实验目的 利用VHDL设计8位频率计。 2.实验原理 八位十六进制频率计是由TFCTRL的计数使能信号CNT_EN能产生一个1秒脉宽的周期信号，并对频率计中的32位二进制计数器COUNTER32B的ENABL使能进行同步控制。当CNT_EN高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，首先需要一个锁存信号LOAD的上跳沿将计数器在前一秒钟的计数值锁存进各锁存器REG32B中，并由八位十六进制7段译码器译出，显示计数值。设置锁存器的好处是数据显示稳定，不会由于周期性的清零信号而不断闪烁。锁存信号后，必须有清零信号RST_CNT对计数器进行清零，为下一秒的计数操作作准备。 只是在本项实验中需使用VHDL来设计，不涉及任何74系列宏模块的应用。根据频率的定义和频率测量的基本原理，测定信号的频率必须有一个脉宽为1s的输入信号脉冲计数允许的信号。1s计数结束后，计数值被锁入锁存器，计数器清零，为下一测频计数周期做好准备。 3.实验内容 实验任务：测频控制信号可以由一个独立的发生器来产生（参考例2-1），即图2-2中的FTCTL。根据测频原理，测频控制时序如图2-2所示。设计要求FTCTL的计数使能信号CNT EN能产生一1s脉宽的周期信号，并对频率计中的32位二进制计数器COUNTER32B的ENABL使能端进行同步控制。当CNT EN高电平时允许计数；低电平时停止计数，并保持其所计的脉冲数。在停止计数期间，需要一个锁存信号LOAD的上跳沿将计数器在前一秒钟的计数值锁存进锁存器REG32B中，并由外部的十六进制7段译码器译出，显示计数值。锁存信号后，必须有一清零信号RST CNT对计数器清零，为下一秒的计数操作做准备。对例2-1仿真测试，验证其功能。 用VHDL设计另两个模块：阻G32B和COUNTER32B，并对它们单独仿真测试。根据图2-1完成VHDL设计，程序中例化这3个模块。最后完成频率计设计、仿真和硬件实现，并给出其测频时序波形及其分析。对于55F+系统，需要扩展模块来辅助显示测频数据。 实验二图2-1 频率计电路框图 实验二图2-2 频率计测频控制器FTCTRL测控时序图 【例2-1】 LIBRARY IEEE； --测频控制电路 USE IEEE. STD_LOGIC_1164. ALL； USE IEEE. STD_LOGIC_UNSIGNED. ALL； ENTITY FTCTRL IS PORT CLKK：IN STD_LOGIC； --1Hz CNT_EN, RST_CNT：OUT STD_LOGIC； --计数器时钟能使和计数器清零 Load：OUT STD_