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Verilog数字电路设计实验报告院系： 自动化科学与电气工程学院 组员： 100311xx 曹尼美 100311xx 王尼玛 100311xx 杨尼美 教师： 何锋 2013年6月26日目 录分组概况3分组概况3实验概况4实验感想5实验内9实验一9实验二15实验三25实验四33一、分组概况组长：Xxxxxxx主要负责各次实验的总体进程，以及选做实验的代码编译。在实验报告中负责统筹规划及后期编排。组员：Xxxxxxx负责各次实验必做实验源代码的录入及仿真。在实验报告中负责报告前期录入，包括各次实验的简要内容、步骤等。Xxxxxxx负责各次实验必做实验源代码的录入及仿真。在实验报告中负责各次实验的代码汇总及再次仿真。二、实验概况本课程共安排四次实验，其内容是：1、练习一、简单的组合逻辑设计练习二、简单分频时序逻辑电路的设计选做一、设计一个字节（8位）的比较器选做二、7段数码管译码电路2、练习三、利用条件语句实现计数分频时序电路练习五、用always块实现较复杂组合逻辑电路选做一、利用10MB时钟设计一个单周期波形选做二、比较其他输入方式的阻塞与非阻塞赋值3、练习六、在Verilog中使用函数练习七、在Verilog中使用任务选做一、综合一个可以计算整数平方、立方、阶乘的函数选做二、设计一个四个8位二进制数的冒泡排序4、练习八、利用有限状态机进行时序逻辑设计选做一、楼梯灯三、感想通过七次课堂学习与四次实验课，我们对本课程有如下感想：四、实验内容第一次实验课：练习一 简单的组合逻辑设计实验目的：（1）掌握基本组合逻辑电路的实现方法（2）初步了解两种基本组合逻辑电路的生成方法（3）学习测试模块的编写（4）通过综合和布局布线了解不同层次仿真的物理意义实验原理：实验代码提供的是一个可综合的数据比较器。从语句中可以看出是比较数据a,b的结果，结果相同输出1，否则输出0.测试模块用于检测模块设计是否正确，给出输入信号，观察模块的内部信号和输出信号以确定设计是否正确。综合就是把compare.v文件送到synplify或其他综合器进行处理，启动综合器编译。布局布线就是把综合后的另一种文件（EDIF），在布线工具控制下进行处理，启动布局布线的编译。实验内容：模块源代码的组合逻辑仿真与测试实验代码：module compare(equal,a,b); input a,b; output equal; assign equal =(a==b)?1:0; endmodule`timescale 1ns/1ns`include ./compare.vmodule t;reg a,b;wire equal;initial begin a=0; b=0; #100 a=0;b=1; #100 a=1;b=1; #100 a=1;b=0; #100 a=0;b=0; #100 $stop; end compare m(.equal(equal),.a(a),.b(b));endmodule实验仿真：练习二 简单分频时序逻辑电路的设计实验目的：（1）掌握最基本时序电路的实现方法（2）学习时序电路测试模块的编写（3）学习综合和不同层次的仿真实验原理：对于组合逻辑电路，可综合成具体电路结构的时序逻辑电路也有准确的表达方式。在可综合的模型中，通常用always块或者@（posedgeclk）或（negedgeclk）结构表达时序逻辑。实验为二分之一分频器模型。在always块中，被赋值信号都必须定义为reg型，对于reg型数据，如果未对它进行赋值，仿真工具会认为它是不定态的。为了正确观察结果，在可综合模块中，常定义一个复位信号reset,其为低电平时对寄存器进行复位。实验内容：分频时序电路的仿真测试实验代码：module half_clk(reset,clk_in,clk_out); input clk_in,reset; output clk_out; reg clk_out; always @(posedge clk_in) begin if(!reset) clk_out=0; else clk_out=~clk_out; end endmodule`timescale 1ns/100ps`define clk_cycle 50module top; reg clk,reset; wire clk_out; always #`clk_cycle clk=~clk; initial begin clk=0; reset=1; #10 reset=0; #110 reset=1; #100000 $stop; end half_clk m0(.reset(reset),.clk_in(clk),.clk_out(clk_out)); en