ch3-vhdl设计初步.ppt

j = w when (a = ‘1’) else x when (b = ‘1’) else y when (c = ‘1’) else z when (d = ‘1’) else ‘0’ ; 2、进程语句的特点： 3、信号敏感表 PROCESS (a,b,s) 敏感表中列出的任何信号的改变，都将启动进程，执行进程内相应顺序语句； 执行完顺序语句后，进程进入等待状态，直到下一次敏感表中某一信号发生改变； 一些VHDL综合器，综合后，对应进程的硬件系统对进程中的所有输入的信号都是敏感的，不论在源程序的进程中是否把所有的信号都列人敏感表中； 为了使软件仿真与综合后的硬件仿真对应起来，应当将进程中的所有输人信号都列入敏感表中。 4、顺序语句 每一条顺序语句的执行顺序是与它们的书写顺序基本一致的； 顺序语句只能出现在进程(Process) 、函数（Funcation)和过程（Procedure)中； 顺序语句包括：赋值语句、流程控制语句、等待语句、子程序调用语句、返回语句、空操作语句 SIGNAL temp : Std_Logic_Vector (7 downto 0); temp = ; temp(7) = ‘1’; temp (7 downto 4) = “1010”； LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY simp IS PORT(a, b, c, d : IN Std_Logic; g : OUT Std_Logic); END simp; 元件例化语句由两部分组成，第一部分是对一个现成的设计实体定义为一个元件，语句的功能是对待调用的元件作出调用声明，它的最简表达式如下所示： (1) 例化语句 COMPONENT 元件名 IS PORT (端口名表) ； END COMPONENT 元件名 ；(放在结构体的说明部分) 元件例化语句的第二部分则是此元件与当前设计实体(顶层文件)中元件间及端口的连接说明。语句的表达式如下： 例化名:元件名 PORT MAP(端口名 =]连接端口名,…); u1 : h_adder PORT MAP (a=ain，b=bin，co=d，so=e); u2 : h_adder PORT MAP (a=e，b=cin，co=f，so=sum); u3 : or2a PORT MAP (a=d，b=f，c=cout); 全加器f_adder电路图 (2)全加器描述 LIBRARY IEEE; --1位二进制全加器顶层设计描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain，bin，cin : IN STD_LOGIC; cout，sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT ( a，b : IN STD_LOGIC; co，so : OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a PORT (a，b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT； SIGNAL d，e，f : STD_LOGIC; BEGIN u1 : h_adder PORT MAP(a=ain，b=bin，co=d，so=e); u2 : h_adder PORT MAP(a=e， b=cin，co=f，so=sum); u3 : or2a PORT MAP(a=d， b=f， c=cout); END ARCHITECTURE fd1; LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ;