第5章__VHDL组合逻辑电路设计.pptVIP

CASE A IS WHEN 000 = Y WHEN 001 = Y WHEN 010 = Y WHEN 011 = Y WHEN 100 = Y WHEN 101 = Y WHEN 110 = Y WHEN OTHERS = Y END CASE; ELSE Y END IF; END PROCESS; ENDdataflow; 总线显示方式的3线—8线译码器74138仿真波形图 5.5 多路选择器 使能 地 址 选 择 Y Y b G A2 A1 A0 1 × × × 0 1 0 0 0 0 D0 D0 0 0 0 1 D1 D1 0 0 1 0 D2 D2 0 0 1 1 D3 D3 0 1 0 0 D4 D4 0 1 0 1 D5 D5 0 1 1 0 D6 D6 0 1 1 1 D7 D7 输入 输出 74151 8选1数据选择器真值表 参考74151的真值表，采用IF语句结构编写的VHDL源代码如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux8_v2 IS PORT(A: IN STD_LOGIC_VECTOR (2 DOWNTO 0); D0,D1,D2,D3,D4,D5,D6,D7:IN STD_LOGIC; G:IN STD_LOGIC; Y: OUT STD_LOGIC; YB:OUT STD_LOGIC); END mux8_v2; ARCHITECTURE dataflow OF mux8_v2 IS BEGIN PROCESS (A,D0,D1,D2,D3,D4,D5,D6,D7,G) BEGIN IF (G =1) THEN Y =0; YB =1; ELSIF(G=0AND A=000)THEN Y = D0; YB = NOT D0; ELSIF(G=0AND