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简易数字时钟的设计-源程序
实验八 简易数字时钟的设计
一、实验目的：
1.掌握各类计数器及将它们相连的方法；
2.掌握多个数码管显示的原理与方法；
3.掌握EDA的层次化设计方法；
4.了解用VHDL语言设计的思想；
5.了解整个数字系统的设计方法；
6.培养学生综合应用数字电路中所学到的理论知识去独立完成设计课题的能力；
7培养学生严肃认真的工作作风和严谨的科学态度。
三、、设计要求
本实验课题的要求为：
①设计一个具有时、分、秒计时，6位时钟显示电路；
②该计时电路为24小时计时制。
四、实验记录
1.实验原理图及源程序；
24进制计数器
2.各模块仿真波形；
3.下载结果观察并记录。
4.延时分析。（总电路和各模块全部分析）。
五、问题讨论
1.本实验为综合类实验题目，你准备这个实验的难点在哪里？需要如何解决？
2.在本实验要求的基础上添加整点报时功能，需要如何设计？
源程序如下：
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
ENTITY SECOND IS
PORT (CLK1,R:IN STD_LOGIC;
CO1:OUT STD_LOGIC;
S0,S1:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );
END;
ARCHITECTURE XIA OF SECOND IS
BEGIN
PROCESS(CLK1,R)
VARIABLE SSS0,SSS1:STD_LOGIC_VECTOR(7 DOWNTO 0);
BEGIN
IF R=1 THEN SSS0:SSS1:
ELSIF CLK1EVENT AND CLK1=1 THEN
IF SSS1AND SSS0
THEN CO1=1;SSS0: SSS1:
ELSIF SSS0THEN SSS0:SSS1:=SSS1+1;
ELSE SSS0:=SSS0+1;CO1=0;
END IF;
END IF;
S0=SSS0;
S1=SSS1;
END PROCESS;
END;
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
ENTITY MINUTE IS
PORT (CLK2,R,S:IN STD_LOGIC;
MM0,MM1:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
CO2:OUT STD_LOGIC;
M0,M1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );
END;
ARCHITECTURE XIA OF MINUTE IS
BEGIN
PROCESS(CLK2,R,S)
VARIABLE MMM0,MMM1:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
IF R=1 THEN MMM0:=0000;MMM1:=0000;
ELSIF S=1 THEN MMM0:=MM0;MMM1:=MM1;
ELSIF CLK2EVENT AND CLK2=1 THEN
IF MMM1=0101 AND MMM0=1001
THEN CO2=1;MMM0:=0000; MMM1:=0000;
ELSIF MMM0=1001 THEN MMM0:=0000;MMM1:=MMM1+1;CO2=0;
ELSE MMM0:=MMM0+1;CO2=0;
END IF;
END IF
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