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频率计： .doc文档； 加IP核怎么加？ 有哪些IP核怎么看？ 如何与IP核连接； 内部二级时钟模块的使用？ 关于系统时钟的使用；二级时钟？其他时钟；关系？top.ucf Switch---用途？？？ 管脚属性定义是否必须？遗漏Switch属性定义 DDS多通道用途；用法？ 能否用DDS---IP核产生其他形式波形？如何产生？ DDS可产生的最大频率范围？ 如何看到产生的波形？ 仿真参数的设置？ 仿真效果的观察? test? 一、实验目的 １. 学习并理解频率计的原理。 ２. 学习并理解 Xilinx DDS核和除法器核。 ３. 掌握利用HDL语言编写频率计。 ４. 掌握利用HDL语言编写数码管显示模块。 二、实验原理 1. 波形发生器-DDS产生原理 直接数字式频率合成( Direct Digit al Frequencyynt hesis, 简称 DDS) 相对于直接频率合成( DS) 和锁相频率合成( PLL) 等频率合成方式具有频率转换时间短, 频率,相位和幅度均可程序控制以及频率分辨率高和稳定度好、实现方便灵活等优点。因此利用DDS 芯片或 FPGA 进行设计,可以简化设计流程、 提高设计效率。随着集成电路工艺水平的飞速发展, DDS 技术已在工程中得到了广泛应用。 图 1是 DDS的基本原理图。在每个 fclk 到来时, 相位累加器将上一时钟周期的累加结果和频率增量Δθ( 频率控制字) 进行累加, 累加结果的高位作为正/ 余弦查表( LU T )的地址, 输出对应地址上的波形数据 sin(θ( n) ) 或cos(θ(n) ) , 由外部数模转换器 DA C 重构波形, 经滤波后输出平滑模拟信号波形。 DDS的输出频率为: f out =Δθ f clk / 2Bθ(n ) ( 1) 频率分辨率为: Δf = f clk / 2Bθ(n ) ( 2) 传统基于FPGA 的 DDS设计方法是利用硬件描述语言 VH DL 或 Verilog 来设计相位累加器、 LUT ( 数据查表)以及控制逻辑。此方式程序代码量较大、 设计效率偏低且使用较多 FPGA 资源。基于 Xilinx 公司系列 FPGA IP CORE 的 DDS 设 计方 法, 直 接从 CoreGenerator 中调用 DDS IP CORE 即可实现DDS 核心功能,无需编写 内部代码 设计简单方便。 2. FPGA IP CORE Core Generator 是Xilinx 公司系列FPGA 集成开发环境 ISE的子设计工具, 其将原有重复使用的设计思路或方法模块化、 集成化、 标准化后进行封装 IP CORE, 供以后设计直接使用。Core Generator 中的所有 IP CORE 都是Xilinx 以及第三方合作伙伴提供并经过验证的, 其中有的复杂的 IP CORE 需要另行付费才能使用, 绝大部分简单IP 只要有集成开发环境 ISE 使用授权就可以使用。为保护知识产权, 所有 IP 都不公开内部代码, 只提供外部接口定义和操作技术文档。 C:\Xilinx\13.1\ISE_DS\ISE\coregen\ip\xilinx\dsp\com\xilinx\ip\dds_compiler_v4_0\doc\dds_ds558.pdf 图 2 是启动 ISE Core Generator 调用的 DDS IPCORE 界面。在设置选项中 DDS Clock Rate( DDS时钟)、Frequency Resolution( 频率分辨率)、 输出数据宽度要设定固定值; Out put Frequency( 输出频率) 是可编程的, 只需设置初始值。Core Generator 会根据 DDS 时钟和频率分辨率自动配置累加器数据宽度和数据表深度。 图 3为 DDS IP CORE模块外部接口定义。模块定义了输入端口(DAT A)和输出端口( SINE、 COSINE) 、 地址端口( A) 、 时钟使能端口( CE)、 RDY 和 RFD 握手信号( 可选) 、 SCLR (同步清零端, 可选) 、 CHANNEL ( 输出通道指示, 用于多通道 DDS) 。 图 4为单通道 DDS 时序图。模块在 CE 为‘0’ ( 无效) 、 WE 为‘1’ 时, 分别将相位增量( 频率控制字) 和初始相位( PHASE OFFSET )读入, 在CE 有效(CE 为‘1’ ) 后的一个时钟周期内输出DDS 数据,同时RDY 有效。 3. 1 频率调节 通过修改DDS 的控制字即可实现输出频率的调节,本电路设计的频率输出范围为 300~ 600 Hz, DDS 时钟 f clk为 10 MH