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第二章 迭代边界 这里贴美其名曰为芝麻开门，是向大家强调：这里所讲的内容就是打开宝库大门的咒语，如果大家把这贴的N多易混淆的概念弄清楚并理解透了，开门的咒语就算记住了。否则你很难打开这个宝库的大门。 大家可不要小看这一章，里面充斥着多个错综复杂且易混淆的概念。当然这是对新手而言，对于有经验的工程师，这里的内容都已经是公认的常识。提前给大家打个预防针，这里先把这些“顽皮”的家伙列出来： 递归DSP、非递归DSP 和 环路； 关键路径； 迭代周期（也称 时钟周期）、采样周期 和 环路周期； 关键环路、环路边界、迭代边界 和 采样边界（等价于吞吐率）。 注：迭代边界和采样边界是主角。 下面将按这个次序将它们一个个提出来进行剖析： 递归DSP、非递归DSP 和 环路 这段采用看图识字的方式，如下图a)FIR和b)IIR是我们最熟悉的DSP结构。对于a) FIR所有的数据都是前向（朝输出方向）流动，没有反馈回路；而b) IIR则不然，既有前向又有后向流动的数据，比如b）中红线所标记的环路，就是一个反馈环，将中间数据w(n)z^(-1)反馈回去与x(n)相加。所谓的递归DSP和非递归DSP，区别就在于是否存在那么一个环路，进行数据反馈。显然 IIR 结构是递归的，带反馈环路的DSP结构，而 FIR是非递归的，不带反馈环路的DSP结构。反馈环路也能直接简称为环路，因为如果构成环路，就肯定具有反馈作用。提醒，在a) FIR结构中的那些看起来像环的不是真正的环路，要注意环路上的所有边必须是同一个方向的，比如都是逆时针，或者顺时针。 习题1、判断一下哪些不是环路，原因是什么？ 答案：a）是环路，方向顺时针；b）显然不是环路，而是一条直路；c）也不是环路，虽然看起来像一个环，注意到没？ACDB是逆时针方向，而AB却是顺时针方向，所以不是环路；同理d）也不是环路，AB、DC是顺时针方向，而AC、DB却是逆时针方向。注意一条，环路的所有边必须方向一致，就不会判断错！ 关键路径 关键路径真是太bt了，你能说出那个工程师不知道关键路径是什么吗？如果不知道也称不上是个合格的工程师。这里我们就当是复习，把关键路径严格的定义一遍。 在DFG中，具有零延时（也就是纯粹组合逻辑）的所有路径中，具有最长运算时间的路径定义为关键路径。 从这句话中，关键要捉住一点“零延时”，也就是说关键路径上的所有边都是没有延时的，比如课本上图2-2，即下图 把符合零延时条件的路径列出，其中包括关键路径（不熟悉DFG的同志，可以看第一章的讲解）。 路径：421、5321、6321 以及这三条路径的一个片段，比如321、42、53、632等等。 路径长度等于路径上所有节点计算时间之和，比如421长度为2+1+1=4 u.t.，5321长度为2+1+1+1=5 u.t.，6321长度为2+1+1+1=5 u.t.。通过计算所有可能路径的长度，可以找出最长的路径是5321和6321，长度为5 u.t.。 关键路径是一个系统内计算时间最长的纯粹组合逻辑路径，如果系统的运行时钟周期小于关键路径长度，会造成什么恶果？那么关键路径上的节点尚未计算完毕（物理上就是信号还未稳定），下个时钟触发沿就来到了，造成寄存器锁存了不稳定的错误的数据，最后造成整个系统输出错误结果。因此，关键路径是决定系统时钟周期最小值的主要因素，系统时钟周期只能大于或等于关键路径长度。 环路周期、迭代周期（也称 时钟周期）和 采样周期 关键环路、环路边界、迭代边界 和 采样边界（等价于吞吐率） （大家注意，这里是3和4两个一起混合讲，我实在是做不到把他们分开） 一个环路，如图。前面我们讨论什么是环路是都没有去关注环路上节点的运算时间，也就是小挂号所括的数字，和边的权值，也就是路径上的延时个数，从这就要开始注意了。首先明确一点，一个可物理实现的环路至少包含一个延时，不包含任何延时的环路是不可能实现的，大家可以思考一下，这是为什么？关键路径是DA，长度为1+4=5u.t.。这个环路在计算时的运行时钟周期必须大于等于5u.t.，如此我们称环路中关键路径长度为该环路的环路周期，表示这个环路运算时所能接受的最小时钟周期。但是对于上图的环路，5u.t.并不是其极限的时钟周期，还可以进一步缩短，利用后面章节要介绍的重定时技术，可以在保持系统功能不变的情况下，改变边的权值（也就是延迟的数量和分布），从而缩短关键路径，进一步缩短环路周期。重定时后的环路图下图，此时关键路径就只有A节点，长度为4u.t.。在进一步，假设节点A可以拆分成两部分，每部分计算时间为2.u.t.，那么利用重定时，可得如下环路，这个环路的环路周期为2u.t.，这个所谓的2u.t.是这个环路理论上的极限速度了，也就是说，不存在任何方法可以