高速单端同步总线模块中同步时钟的设计方法.docVIP

高速单端同步总线模块中同步时钟的设计方法 　　【摘 要】本文采用ADI公司的频率合成器ADF4360-9BCPZ和AD9958BCPZ实现高精度、高准确度、高稳定度、宽范围的相位/幅度可调的同步时钟电路设计。给出了同步时钟电路框图，详细论述了电路原理和寄存器的参数配置。该同步时钟电路已应用于最高速率133Mbps的高速单端同步总线模块中，对多通道数据通信可靠性、抗干扰能力、通信速率等有显著提高。 　　【关键词】同步总线；同步时钟；AD9958BCPZ 　　0 引言 　　高速单端同步总线模块主要用于实现多通道的单端同步总线的数据通信[1]。通道数目最大支持512个，速率最大支持133Mbps，采用可配置的原则，支持数据的发送和接收。在高速的数据发送与接收过程中，高精度、高准确度、高稳定度、宽范围的相位/幅度可调的同步采样时钟成为影响多通道数据通信可靠性、抗干扰能力、通信速率等的一个关键因素。 　　在数据通信过程中，现有方法获取的同步采样时钟都是通过参考时钟直接来产生[2]。从一个参考时钟获得多个不同采样时钟，会导致每个采集板上的相位同步没有直接用采样时钟那样精度高，并且稳定性同样没有直接用采样时钟的高，直接影响了多通道数据通信的准确性和稳定性。 　　本文提出了一种适用于高速单端同步总线模块的同步时钟设计方法，它基于ADI公司高性能、动态特性优异、可双路输出的DDS芯片AD9958BCPZ[3-4]来实现。 　　1 基于AD9958BCPZ的同步时钟设计 　　图1为基于AD9958BCPZ的同步时钟产生电路实现框图。 　　图1 基于AD9958BCPZ的同步时钟产生电路实现图 　　图1中，基于AD9958BCPZ的同步时钟设计方法主要包括精确参考时钟的获取、高性能同步时钟的产生、同步时钟的滤波及调理电路和FPGA控制四个部分。 　　1.1 精确参考时钟的获取 　　精确参考时钟的获取主要采用ADI公司的频率合成器ADF4360-BCPZ和ON Semiconductor公司的高速PECL逻辑门电路MC100EPT20DTG共同来实现。 　　ADF4360-BCPZ有3个24位的寄存器R、C、N，其中寄存器R、N中的控制字共同决定了VCO端输出频率，寄存器C决定了DIVOUT端的输出模式。 　　VCO端输出频率公式为： 　　f■=B×f■R （1） 　　其中，fVCO是VCO端输出频率；fREFIN是外部参考输入频率，范围10M-250MHz；R为14位分频计数器，由寄存器R控制，范围为1-16383；B为13倍频计数器，由寄存器N控制，范围为3-8191。 　　DIVOUT端选择A CNTR/2 OUT输出模式下的输出频率为： 　　f■=（f■A）2 （2） 　　其中，A为5位分频计数器，由寄存器N控制，范围为2-31。 　　为了在DIVOUT端得到稳定的25MHz时钟，由公式（2）可知，VCO端输出频率必须为（50A）MHz，这里取A=2，即fVCO=100MHz。选择鉴相频率为200kHz，环路带宽为10kHz，通过ADIsimPLL软件仿真得R=50，即B=500，最终寄存器设置为R=0x3000C9，C=0x31A4，N=0x1F40A。 　　高速PECL逻辑门电路MC100EPT20DTG把ADF4360-BCPZ得到的稳定的25MHz单端参考时钟转换为同频率的差分信号，提高抗干扰能力，提供一个波形稳定、干净的满足频率合成器AD9958BCPZ参考时钟要求的频率信号。 　　1.2 同步时钟发生 　　本文采用ADI公司的频率合成器AD9958BCPZ来实现高性能同步时钟的产生。AD9958BCPZ是一款高性能、动态特性优异、可双路输出的DDS芯片，每路可单独控制频率、相位/幅度；两个通道之间有固定的同步性，可支持多个设备的同步，并且产生最高频率为200MHz的双路信号；具有32位频率累加器、14位相位累加器、10位输出幅度累加器等，可实现高精度、高准确度、高稳定度、宽范围的相位/幅度可调的同步采样时钟，其电路结构简单、通道间隔离度高、功耗小。 　　输出信号频率的计算公式为： 　　f■=（FTW）×f■2■ （3） 　　其中，FTW为输出信号的频率控制字，范围为0-231。 　　输出信号相位的计算公式为： 　　？渍=（POW）×360■2■ （4） 　　其中，POW为输出信号的相位控制字，范围为0-214。 　　输出信号频率的计算公式为： 　　A=（ACR）×V■2■ （5） 　　其中，ACR为输出信号的幅度控制字，范围为0-210，Vmax与外接电阻RSET有关。 　　选择可编程串口操作模式为1位串行2线模式，串口控制器能自动识别被访问的寄存器字节地址