第6章寄存器与计数器分解.ppt

6.2.1 异步2n进制计数器 异步2n进制计数器的规律： a 异步2n进制计数器由n个触发器组成，每个触发器均接成T′触发器。 b 各个触发器之间采用级联方式，其连接形式由计数方式（加或减）和触发器的边沿触发方式（上升沿或下降沿）共同决定 。 6.2.2 异步非2n进制计数器 异步3进制加计数器以异步4进制加计数器为基础构成,实现这一点，必须使用带异步清零端的触发器。 图6-15 异步3进制加计数器电路 任意的异步非2n进制计数器的构成方式也与上述3进制计数器一样，即采用“反馈清零”法。 6.3 同步n进制计数器 主要内容： 22进制同步加计数器电路 22进制同步减计数器电路 23进制同步加计数器电路 23进制同步减计数器电路 同步2n进制计数器电路的构成方式 同步5进制加计数器电路 同步10进制加法计数器电路 6.3.1 同步2n进制计数器 1．同步22进制计数器 图6-20 图6-19中计数器的输出波形 2．同步23进制计数器 3．同步2n进制计数器 根据上面介绍的同步22进制及23进制计数器电路，同步2n进制计数器电路的构成具有一定的规律，可归纳如下： （a）同步2n进制计数器由n个JK触发器组成； （b）各个触发器之间采用级联方式，第一个触发器的输入信号J0＝K0＝1，其它触发器的输入信号由计数方式决定。 6.3.2 同步非2n进制计数器 同步非2n进制计数器的电路构成没有规律可循，下面通过两个例子说明它们的构成方法。 1．同步5进制加法计数器 采用3个JK触发器构成该计数器。同步5进制加法计数器的计数状态真值表如表6-7所示， 下面通过“观察”法确定各个触发器的输入信号。 2．同步10进制加法计数器 采用4个JK触发器构成该计数器。同步10进制加法计数器的计数状态真值表如表6-8所示，采用与上面类似的方法，确定各个触发器的输入信号。 6.4 集成计数器 主要内容： 同步二进制加计数器74LS161的逻辑功能 采用74LS161构成小于十六的任意进制同步加法计数器 同步十进制加/减计数器74LS192的逻辑功能 采用74LS192构成小于十的任意进制同步加/减计数器 采用74LS93构成小于十六的同步十进制加/减计数器74LS192的逻辑功能 异步十进制加法计数器74LS90的逻辑功能 采用74LS90构成小于十的任意进制8421BCD码加计数器 采用74LS90构成小于十的任意进制5421BCD码加计数器 采用两片74LS161构成小于256的任意进制加法计数器 采用两片74LS90构成小于100的任意进制加法计数器 6.4.1 集成同步二进制计数器 其产品多以四位二进制即十六进制为主，下面以典型产品 74LS161为例讨论。 图6-25 集成计数器74LS161引脚图和逻辑符号 6.4.2 集成同步非二进制计数器 其产品多以BCD码为主，下面以典型产品 74LS192为例讨论。 74LS192具有以下功能： 1 CLR 1时异步清零，它为高电平有效。 2 CLR 0（异步清零无效）、LD 0时异步置数。 3 CLR 0，LD 1（异步置数无效）且减法时钟CPD 1时，则在加法时钟CPU上升沿作用下，计数器按照8421BCD码进行递增计数：0000～1001。 6.4.3 集成异步二进制计数器 集成异步二进制计数器在基本异步计数器的基础上增加了一些辅助电路，以扩展其功能。典型产品是74LS93。 图6-35 集成计数器74LS93的内部电路和引脚图 6.4.4 集成异步非二进制计数器 集成异步非二进制计数器同样是在基本异步计数器的基础上扩展而成。其典型产品是74LS90（或74LS290，两者的逻辑功能相同，但引脚图不同），它的内部电路及引脚图如图6-36所示。 图6-36 集成计数器74LS90的内部电路和引脚图 6.4.5 集成计数器的扩展 将两片计数器（分别为模n和模m）相串接，可扩展为N n×m 的计数器。在此基础上再利用前面介绍的反馈清零或反馈置数的方法，可构成小于N n×m 的任意进制计数器。 例6-7 用两片74LS161构成 256 进制加法计数器。 解：74LS161有专门的进位信号RCO，其逻辑表达式为。每片接成十六进制，两片之间串接方式有两种： 一是将计数脉冲同时送入两片的CP端，低位片的进位信号RCO作为高位片的使能信号ET及EP，即同步方式，如图6-41（a）所示。 另一种是将计数脉冲送入低位片的CP端，低位片的进位信号RCO作为高位片的时钟脉冲。这种方式称为异步方式，如图6-41（b）所示。 注意：如果直接将低位片的进位信号RCO作为高位片的时钟脉冲，则当第15个计数脉冲到来后，低位片输出状态将变成1111，使其RCO由0