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Verilog的VGA显示控制 from : 好友博客：/blog/?uid-20-action-viewspace-itemid-591 一、VGA时序 下面的图是本人画了一个晚上的结果，个人认为能够比较详细的阐述VGA的信号时序 VGA的时序根据不同的显示分辨率和刷新频率会有变化，具体各种类型的时序信息可以参考下面的网站这里非常详细的说明的每一种显示模式的VGA时序信息/documents/pc/vga_timing.html 二、VGA电平 VSYNC，HSYNC为标准TTL电平，0V~3.3VRGB的电平在0V~0.7V之间（0V为黑色，0.7V为全色） 三、程序顶层框图 VGA产生行同步（HSYNC），场同步信号（VSYNC），并产生每个像素的地址输入单口ROM（显存）中，ROM输出该点需要显示的颜色值 四、单口ROM（显存）设计 程序的显示模式为800*600，72Hz刷新频率，像素频率为50MHz每个像素需要显示的颜色存储在单口RAM中，每种颜色用8个字节表示则如果要显示800*600分辨率，则需要800*600字节（480KB）的单口ROM由于FPGA内部没有这么大的RAM，因此我把屏幕上100*100个像素组成的矩形作为一个逻辑像素（即显示同一种颜色）这样只要8*6字节（48字节），用FPGA自带的RAM是很容易实现的 ROM中颜色存储地址表: 将全屏划分成8*6的方格，每个方格的颜色存储在ROM中，VGA控制器不断产生行坐标（ROM水平地址）和场坐标（ROM垂直地址）最后组合成ROM实际地址输入ROM中，ROM输出该地址的颜色值，显示在LCD中 五、程序设计 代码 ??1module?VGA(clk,rst_n,hsync,vsync,vga_r,vga_g,vga_b);??2??3???4??5input?clk;??????//50MHz??6??7input?rst_n;???//复位信号??8??9output?hsync;?//行同步信号?10?11output?vsync;?//场同步信号?12?13//?R、G、B信号输出?14?15output[1:0]?vga_r;?16?17output[2:0]?vga_g;?18?19output[2:0]?vga_b;?20?21//--------------------------------------------------?22?23reg[10:0]?x_cnt;?????//行坐标（这里包括了行同步、后沿、有效数据区、前沿）?24?25reg[9:0]?y_cnt;?????//列坐标（这里包括了场同步、后沿、有效数据区、前沿）?26?27reg[5:0]?Xcoloradd;?28?29reg[2:0]?Ycoloradd;?30?31??32?33parameter?34?35?????Left?=?184,?36?37?????PixelWidth?=?100,?38?39?????Top?=?29;?40?41??????42?43always?@?(posedge?clk?or?negedge?rst_n)?44?45??????if(!rst_n)?x_cnt?=?10d0;?46?47??????else?if(x_cnt?==?11d1040)?x_cnt?=?10d0;??????????//行计数记到1040?48?49??????else?x_cnt?=?x_cnt+1b1;?50?51??52?53always?@?(posedge?clk?or?negedge?rst_n)//产生行地址（ROM水平地址）?54?55??????if(!rst_n)?Xcoloradd?=?6b000000;?56?57??????else?if(x_cnt?=?Left??x_cnt?Left?+?PixelWidth)?Xcoloradd?=?6b000000;?58?59??????else?if(x_cnt?=?Left?+?PixelWidth??x_cnt?Left?+?2*PixelWidth)?Xcoloradd?=?6b000001;?60?61??????else?if(x_cnt?=?Left?+?2*PixelWidth??x_cnt?Left?+?3*PixelWidth)?Xcoloradd?=?6b000010;?62?63??????else?if(x_cnt?=?Left?+?3*PixelWidth??x_cnt?Left?+?4*