数字逻辑实验 7_计器的设计与仿真.docVIP

实验七 计数器的仿真 1．实验内容 实验过程 由于在报告1中已经详尽描述了如何使用Quartus 2建立逻辑原理图和使用VHDL语言实现元件功能，所以本次的实验报告中便不再赘述上述内容，报告将主要就VHDL语言描述实现元件的功能的过程进行阐述。 4位二进制计数器 逻辑原理图 点击File→New，选择Block Diagram/Schematic File并放置元件如图。 保存文件并编译，选择菜单File→New，选择Vector Waveform File新建波形图，添加节点，参数设置为：End Time=2us, Grip size=50ns。所完成的波形图如下图： 保存波形文件，并在settings中选择functional功能仿真，绘制网格，仿真可得出如图波形： 参照4位二进制计数器功能，依次检查，易得4位二进制计数器原理图设计成功。 VHDL语言——4位二进制计数器 选择File→New，弹出新建文本对话框，在该对话框中 选择VHDL File并单击OK按钮，进入文本编辑窗口，输入VHDL代码。 library IEEE; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cout4 is port( clk,clr,LD,ENT,ENP:in std_logi