Spartan-3E_FPGA_中文數据手册_摘要.docx

Spartan-3E家族的体系结构：由5个基本可编程功能元件组成可配置逻辑块（CLB）: 包括了用作触发器或锁存器的执行逻辑电路加存储 元件结构的可变形的查找表（LUT）。CLB执行多种类的逻辑功能，也包括对数据的存储。输入输出块（IOB）: 控制IO管脚和器件内部逻辑电路之间的数据流。每个IOB支持双向的数据传输和三态操作。对多种类信号标准的支持，包括了四种高性能的差分标准。DDR寄存器也包括在内。块状RAM : 以18Kb 双口块的形式提供数据存储功能。乘法器块 : 输入两个18b 二进制数计算乘积。数字时钟管理器（DCM）块 : 提供自校准的完全数字解决方案，用于对时钟信号进行分配，延迟，倍频，分频和移相。互连所有五种功能元件并在它们之间传输信号的发达路径网络是Spartan-3E家族的特点。每个功能元件都关联到一个开关矩阵，使得布线有多种连接路径。Configuration:对Spartan-3E进行编程是通过加载存储于可靠的、可擦写的、静态CMOS配置锁存器（CCL）里面的配置数据。FPGA的配置数据是存储于外部的PROM或者是其他非易失性媒体，无论其是否在板上。在上电后，配置数据就写进FPGA，这有7种不同方式：从赛灵思 Platform Flash PROM 读取的主动串行方式。从工业标准SPI串行Flash读取的串行外设接口SPI方式。从工业标准的×8或×8/×16 并行NOR Flash 向上或向下读取的字节外 设接口BPI方式。被动串行方式，以从处理器下载为典型。被动并行方式，以从处理器下载为典型。边界扫描（JTAG），以从处理器或系统调试器下载为典型。I/O Capabilities__IO能力Spartan-3E的SelectIO接口支持许多流行的单端和差分标准。表二列举用户IO数量和对应于各种器件与封装的不同组合的可用差分对数量。Spartan-3E支持以下单端标准：? 3.3V low-voltage TTL (LVTTL)? Low-voltage CMOS (LVCMOS) at 3.3V, 2.5V, 1.8V,1.5V, or 1.2V? 3V PCI at 33 MHz, and in some devices, 66 MHz? HSTL I and III at 1.8V, commonly used in memory applications? SSTL I at 1.8V and 2.5V, commonly used for memory applicationsSpartan-3E支持以下差分标准：? LVDS? Bus LVDS? mini-LVDS? RSDS? Differential HSTL (1.8V, Types I and III)? Differential SSTL (2.5V and 1.8V, Type I)? 2.5V LVPECL inputsIOB提供了器件管脚与内部逻辑之间的可编程单向或双向的接口。与斯巴达3系列芯片的IOB是相似的，但有如下的区别：●增加了只输入block；●所有block增加了可编程的输入延迟；●邻近的IOB可以共享DDR触发器。单向只输入block有IOB的完整功能子集。因此它没有任何连接和逻辑电路作为输出通路。下面的段落都已经规定任何涉及输出功能都不会应用于只输入block。只输入block的数量随器件规模而改变，但是绝不会超过总IOB数量的25%。在IOB内有三条主要信号路径：输出通路，输入通路和三态通路。每个通路各有属于它们自己的一对可用作寄存器或锁存器的存储元件。三种主要信号路径如下：输入通路从管脚开始运输数据，通过可选的可编程延迟元件直接到达I线路。延迟元件后，是通过一对存储元件到达IQ1、IQ2通向内部逻辑。延迟元件能被设置为确保保持时间为零。输出路径，从O1和O2线路开始，通过一个多路复用器和一个三态驱动器把数据从内部逻辑带到IOB的管脚。除了这直接路径外，还包括由多路复用器提供插入一对存储元件的选择。三态通路决定输出驱动器什么时候为高阻状态。T1和T2线路把数据从内部逻辑送到一个多路复用器，然后到达输出驱动器。除了这直接路径外，还包括由多路复用器提供插入一对存储元件的选择。所有信号路径都要进入IOB，包括那些与存储元件关联的，有反相器选项的。所有在这些路径上的反相器都会自动地收入IOB中。Notes: 1. 所有在IOB内部的控制和输出通路信号都有反极性选项。2. 以虚线标示的IDDRIN1/ IDDRIN2信号只能以差分对的形式连接到相邻的IOB，而不是连接到FPGA内部。Input Delay Functions每一个IOB都有可编程的延迟block，可以有选择性的延迟输入信号。延迟值是在配置芯片期间一次