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2.2.2 组合逻辑电路的分析 1.分析步骤 分析组合逻辑电路一般是根据给出的逻辑电路图,通过分析总结出它的逻辑功能。 当输入不变时,具体的步骤通常如下: ① 根据给定的逻辑电路，写出输出函数的逻辑表达式； ② 逻辑式化简； ③ 根据已化简后的逻辑表达式，列出真值表； ④ 根据逻辑表达式或真值表，判断电路的逻辑功能。 2.2.3 门（SSI）级组合逻辑电路的设计 1. 设计步骤 用逻辑门设计组合逻辑电路时， 一般需要经过与分析过程相反的以下四个步骤: 根据给定的逻辑功能，确定输入与输出信号之 间的逻辑关系； ② 列出待设计电路的真值表，画出卡诺图； 求出函数的最简表达式； 根据最简函数式，画出电路图。 注：在设计组合逻辑电路时，一般常用器件有：与非门?或非门?与或非门?异或门。 通常我们由卡诺图化简得到最简的“与-或”式，当你选定器件后，你存在着转化的问题。 【例3】设计三人表决电路（A、B、C）。每人一个按键，如果同意则按下，不同意则不按。结果用指示灯表示，多数同意时指示灯亮，否则不亮。 第一步 首先指明逻辑符号取“0”、“1”的含义。 三个按键A、B、C按下时为“1”，不按时为“0”。输出是F，多数赞成时是“1”，否则是“0”。 第二步 根据题意列出逻辑状态表。(1) 若用与或门实现 (2) 若用与非门实现 2.2.4 逻辑门多余输入端的处理 当设计过程中逻辑门有多余输入端时，一般可按照以下方法进行处理： ① 与门、与非门的多余输入端可接到逻辑1所对应的电平上， 或和使用的“与”输入端接到一起； ② 或门、 或非门的多余输入端可接到逻辑0所对应的电平上， 或和使用的“或”输入端接到一起； ③ 与或非门与项多余输入端的处理方法和与门、与非门相同， 但多余的与项至少应有一个输入端接到逻辑0所对应的电平上， 或完全和使用的与项并联； 2.2.4 逻辑门多余输入端的处理 当设计过程中逻辑门有多余输入端时，一般可按照以下方法进行处理： ① 与门、与非门的多余输入端可接到逻辑1所对应的电平上， 或和使用的“与”输入端接到一起； ② 或门、 或非门的多余输入端可接到逻辑0所对应的电平上， 或和使用的“或”输入端接到一起； ③ 与或非门与项多余输入端的处理方法和与门、与非门相同， 但多余的与项至少应有一个输入端接到逻辑0所对应的电平上， 或完全和使用的与项并联； 2.3.2 模块级电路分析 1. 分析方法 ① 能写出给定逻辑电路的输出逻辑函数表达式时，尽量写出表达式，然后列出真值表，判断电路的逻辑功能； ② 不能写出表达式、但能根据模块的功能及连接方法列出电路的真值表时，尽量列出真值表，从真值表判断电路的逻辑功能； ③ 既不能写出逻辑表达式、也不能列出真值表时，可根据所使用模块的功能及连接方法，通过分析和推理，判断电路的逻辑功能。 2) 卡诺图法 所谓卡诺图法，就是利用卡诺图来确定数据选择器的地址选择变量和数据输入变量，最后得出实现电路。 其实现步骤如下： ① 将卡诺图画成与数据选择器相适应的形式。数据选择器有几个地址选择码输入端，逻辑函数的卡诺图的某一边就应有几个变量，且就将这几个变量作为数据选择器的地址选择码。 ② 将要实现的逻辑函数填入卡诺图并在卡诺图上画圈。由于数据选择器输出函数是与或型表达式且包含地址选择码的全部最小项，因此化简时不仅要圈最小项，而且还只能顺着地址选择码的方向圈，保证地址选择变量不被化简掉。 ③ 读图。 读图时，地址选择码可以不读出来， 只读出其它变量的化简结果，这些结果就是地址选择码所选择的数据输入D的值。地址选择码与数据输入D之间的对应关系是: 将地址选择码的二进制数化为十进制数， 就是它所选择的数据输入D的下标。  ④ 根据地址选择码和数据输入值， 画出用数据选择器实现的逻辑电路。 需要说明的是，当读出的数据输入D的表达式包含两个或更多个变量时，需要在数据选择器的基础上外加逻辑门才能实现。 但要注意尽可能不加门或少加门。此外，如果数据选择器有使能端，使能端也要注意正确连接，以便使数据选择器处于工作状态。 与组合逻辑电路相比， 时序逻辑电路具有以下两个特点： ① 结构上存在输出到输入的反馈通道，且有存储器件； ② 因为有存储器件， 所以电路具有记忆功能。 如果仅就输入输出关系来看，也可以说时序逻辑电路具有一个特点，即电路在任何时刻的输出不仅和该时刻的输入有关， 而且和过去的输入也有关系。 1.　同步时序电路和异步时序电路 按照电路中状态改变的方式来分，时序逻辑电路可以分为同步时序电路和异步时序电路两大类。 同步时序电路:凡是有一个统一的时钟脉冲信号CP，存储电路中各触